WO2019009184A1 - アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法 - Google Patents

アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法 Download PDF

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伊奈　恵一
海瀬　泰佳
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シャープ株式会社
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    • G04B19/04—Hands; Discs with a single mark or the like

Definitions

  • the present invention relates to an active matrix substrate, a display device, and a method of manufacturing an active matrix substrate.
  • the present invention relates to an active matrix substrate in which a part of a source line includes a bypass, a display device, and a method of manufacturing the active matrix substrate.
  • a display device is used for the face of an analog watch as in Patent Document 1 or used for exposing a part of a slot machine reel as in Patent Document 2.
  • the gate line and the source line must be extended to bypass the opening.
  • Patent Document 4 describes parasitic capacitances between pixel electrodes and source lines. In order to reduce the current density, a configuration is disclosed in which the shield electrode is extended from the gate line so as to overlap with the source line. For this reason, the bypass portion is usually extended to the non-display area around the opening.
  • Patent Document 1 combines a plurality of low voltage power supply lines and a plurality of high voltage power supply lines in the periphery of the opening. Discloses a configuration that saves the wiring space for the low voltage power supply line and the bypass portion of the high voltage power supply line. Further, for example, Patent Document 3 discloses a configuration in which a bypass portion is covered with an organic insulating film, and a space between a seal material and an opening is used as a wiring space of the bypass portion.
  • Japanese patent publication Japanese Patent Publication "Japanese Unexamined Patent Publication No. 2008-257191 (October 23, 2008)” Japanese Patent Publication "Japanese Patent Application Laid-Open No. 2014-134766 (disclosed on July 24, 2014)” Japanese Patent Publication "Japanese Unexamined Patent Application Publication No. 2010-54980 (released on March 11, 2010)” Japanese Patent Publication "Japanese Patent Application Laid-Open No. 7-230104 (March 29, 1995)"
  • One aspect of the present invention has been made in view of the above problems, and an object thereof is an active matrix substrate capable of reducing deterioration in display quality in a portion corresponding to a source line including a bypass portion of a display region.
  • a display device and a method of manufacturing an active matrix substrate are provided.
  • an active matrix substrate includes an opening area, a non-display area outside the opening area, and a display area outside the non-display area.
  • a shielding electrode disposed in the inner non-display area on the substrate so as to overlap in a plan view with part or all of the source bypass portion.
  • an opening area, an inner non-display area outside the opening area, and an outer side of the inner non-display area A first step of setting a display region, a second step of extending a plurality of gate lines on the substrate to bypass the opening region, and a second step on the substrate to bypass the opening region. And a plurality of pixel electrodes corresponding to intersections of the gate lines and the source lines only in the display region, and a third step of extending the plurality of source lines intersecting the gate lines on the substrate.
  • a fourth step of arranging the source line in the display area on the substrate wherein a part of the source line includes a source bypass part passing through the inner non-display area, and a part or all of the source bypass part So that it overlaps with the plane view
  • a method further comprising a fifth step of disposing an electrode in said non-display region on the substrate.
  • FIG. 3 is a cross-sectional view showing a schematic configuration of a liquid crystal display panel according to some embodiments of the present invention, and is a cross-sectional view taken along line AA of FIG. It is a top view which shows schematic structure of the active-matrix substrate which concerns on some embodiment of this invention.
  • FIG. 6 is a plan view showing a schematic configuration of a display area of an active matrix substrate according to some embodiments of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of a wristwatch 80 provided with a liquid crystal display panel 70 (display device) according to Embodiment 1 of the present invention.
  • the wristwatch 80 is an analog type timepiece that shows time by the rotation of the hour hand 81, the minute hand 82 and the second hand 83 around the drive shaft 84, and the liquid crystal display panel 70 is used on the board. ing.
  • the drive shaft 84 passes through the opening 64 (see FIG. 2) of the liquid crystal display panel 70 and is coupled to a mechanical drive mechanism built in behind the liquid crystal display panel 70.
  • the liquid crystal display panel 70 is connected to the gate driver 74, the source driver 75, and the control circuit 76 built in the watch 80.
  • the inner periphery of the opening 64 of the liquid crystal display panel 70 is covered by the inner frame 85 of the wristwatch 80, and the outer periphery of the liquid crystal display panel 70 is covered by the exterior 86 of the wristwatch 80.
  • the mechanical drive mechanism for rotating the hour hand 81, the minute hand 82 and the second hand 83 may have any known configuration, and the detailed description thereof will be omitted.
  • the liquid crystal display panel 70 may be used for watches other than the wristwatch 80 (for example, a clock and a clock), and may be used for applications other than the watch.
  • the gate driver 74 is a drive circuit for driving the gate line 20 (see FIG. 4) extended to the active matrix substrate 60.
  • the source driver 75 is a drive circuit that drives the source line 30 (see FIG. 4) extended to the active matrix substrate 60.
  • the control circuit 76 is a circuit that controls the gate driver 74 and the source driver 75.
  • FIG. 2 is a plan view showing a schematic configuration of the liquid crystal display panel 70 shown in FIG.
  • FIG. 3 is a cross-sectional view showing a schematic configuration of the liquid crystal display panel 70 shown in FIG. 1, and is a cross-sectional view taken along the line AA of FIG.
  • the liquid crystal display panel 70 includes an opposing substrate 71, a liquid crystal layer 72, a sealing material 73, and an active matrix substrate 60 according to Embodiment 1 of the present invention.
  • the liquid crystal display panel 70 is provided with an opening area A1 in which the opening 64 is provided, an inner non-display area A2 around the opening 64, a display area A3, and an outer non-display area A4 near the outer periphery. ing.
  • the liquid crystal display panel 70 in this embodiment adopts a fringe field switching (FFS) method as a so-called liquid crystal mode.
  • the liquid crystal display panel 70 may adopt a liquid crystal mode other than the FFS method.
  • the liquid crystal mode is a mode in which the alignment of liquid crystal molecules contained in the liquid crystal layer 72 is changed. The arrangement of liquid crystal molecules changes in accordance with the electric field between the common electrode 52 and the pixel electrode 50. Therefore, as main liquid crystal modes, a vertical alignment mode applying a vertical electric field in a direction perpendicular to the substrate (z-axis direction) and a horizontal alignment mode applying a horizontal electric field in the horizontal direction (xy plane direction) to the substrate And are known.
  • IPS in-plane switching
  • FFS fringe electric field
  • a black matrix and a color filter are formed on the surface of the opposite substrate 71 facing the active matrix substrate 60, and a deflection plate is provided on the opposite surface.
  • the common electrode 52 may be formed on the counter substrate 71 depending on the liquid crystal mode adopted by the liquid crystal display panel 70.
  • the liquid crystal layer 72 is sealed between the counter substrate 71 and the active matrix substrate 60 by a sealing material 73.
  • the sealing material 73 is formed in the inner non-display area A2 and the outer non-display area A4. Although the sealing material 73 formed in the inner non-display area A2 is formed to coincide with the inner periphery of the opening 64 in FIG. 3, it may be formed away from the inner periphery of the opening 64. The sealing material 73 formed in the outer non-display area A4 is also formed to coincide with the outer periphery of the counter substrate 71 in FIG. 3, but may be formed apart from the outer periphery of the counter substrate 71.
  • the shapes of the counter substrate 71 and the active matrix substrate 60 are, but not limited to, an annular shape in FIG.
  • a plurality of openings 64 may be provided.
  • the shape of the openings 64 may be other shapes such as polygons or ovals.
  • the shape of the outer periphery of the counter substrate 71 and the active matrix substrate 60 may be another shape such as a polygon or an oval, and may be different from the shape of the opening 64.
  • FIG. 4 is a plan view showing a schematic configuration of the active matrix substrate 60 shown in FIG. 2 and FIG.
  • the pixel electrode 50 and the common electrode 52 are omitted from FIG. 4 for the convenience of illustration.
  • FIG. 5 is a plan view showing a schematic configuration of a display area A3 of the active matrix substrate 60 shown in FIG.
  • the common electrode 52 is omitted from FIG. 5 for the convenience of illustration.
  • FIG. 7 is a plan view showing a schematic configuration of the non-display area A2 in the active matrix substrate 60 shown in FIG. Note that the pixel electrode 50 and the common electrode 52 are omitted from FIG. 7 for the convenience of illustration.
  • FIG. 8 is a cross-sectional view showing a schematic configuration of the non-display area A2 in the active matrix substrate 60 shown in FIG. 4, and is a cross-sectional view taken along line AA of FIG.
  • the active matrix substrate 60 includes an insulating substrate 1 (substrate), a plurality of gate lines 20, a plurality of source lines 30, and a plurality of pixel transistors 40. Further, in the active matrix substrate 60, as in the liquid crystal display panel 70, an opening area A1 in which the opening 64 is provided, an inner non-display area A2 around the opening 64, a display area A3, and an outer non-peripheral area A display area A4 is set. Further, as shown in FIG. 5, the active matrix substrate 60 includes the pixel transistor 40 and the pixel electrode 50 in the display area A3. Further, as shown in FIG. 7, the active matrix substrate 60 includes the lower shielding electrode 23 in the inner non-display area A2.
  • buffer layer 10 semiconductor layer 11, gate insulating film 12, gate layer 13 (first conductive layer), and first interlayer insulating film 14 (insulating layer) on insulating substrate 1.
  • Source layer 15 second conductive layer
  • second interlayer insulating film 16 insulating layer
  • first transparent conductive layer 17 fourth conductive layer
  • third interlayer insulating film 18 insulating layer
  • second transparent The conductive layer 19 third conductive layer
  • the buffer layer 10 is formed to cover the entire surface of the insulating substrate 1.
  • the buffer layer 10 is an insulating layer for buffering the difference in lattice constant between the insulating substrate 1 and the semiconductor layer 11.
  • the buffer layer 10 is, for example, a silicon oxide film or a silicon nitride film.
  • the semiconductor layer 11 may be made of other non-oxide semiconductor such as amorphous silicon or made of an oxide semiconductor.
  • the oxide semiconductor forming the semiconductor layer 11 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of crystalline oxide semiconductors include polycrystalline oxide semiconductors, microcrystalline oxide semiconductors, and crystalline oxide semiconductors in which the c-axis is oriented substantially perpendicularly to the layer surface.
  • the semiconductor layer 11 made of an oxide semiconductor may have a stacked structure of two or more layers.
  • JP-A-2014-007399 describes materials, structures, film formation methods, and structures of oxide semiconductor layers having a stacked structure of an amorphous oxide semiconductor and each of the above crystalline oxide semiconductors. There is. For reference, the entire disclosure of JP-A-2014-007399 is incorporated herein by reference.
  • the gate insulating film 12 and the first interlayer insulating film 14 have contact holes for connecting the source electrode 42 and the drain electrode 43 formed in the source layer 15 to the channel 44 formed in the semiconductor layer 11. .
  • the source layer 15 is formed on the first interlayer insulating film 14 and inside the contact holes provided in the gate insulating film 12 and the first interlayer insulating film 14.
  • the source layer 15 is a conductive layer for forming the source electrode 42 and the drain electrode 43 of the pixel transistor 40.
  • the source layer 15 is made of, for example, a metal material such as titanium (Ti), copper (Cu), chromium (Cr), gold (Au), aluminum (Al), molybdenum (Mo), tungsten (W), or an alloy of these. It can be formed.
  • the first transparent conductive layer 17 is formed on the second interlayer insulating film 16.
  • the first transparent conductive layer 17 is a conductive layer for forming the common electrode 52.
  • the first transparent conductive layer 17 can be formed of a transparent conductive material such as indium tin oxide so that light from the backlight can be transmitted.
  • the third interlayer insulating film 18 is formed on the second interlayer insulating film 16 and the first transparent conductive layer 17. Similar to the first interlayer insulating film 14, the third interlayer insulating film 18 may be formed of the same insulating material as the gate insulating film 12 or may be formed of an insulating material different from the gate insulating film 12.
  • the source line 30 is extended on the insulating substrate 1 so as to intersect the gate line 20.
  • the source lines 30 extend in the y-axis direction substantially parallel to each other and at substantially equal intervals in the display area A3.
  • a part of the source line 30 includes (i) a source bypass portion 31 which passes through the inner non-display area A2 so as to bypass the opening area A1 and (ii) extends to the inner non-display area A2. The rest of the source line 30 bypasses the open area A1 because it does not pass through the inner non-display area A2.
  • the source line 30 of the present embodiment is extended to the display area A3 in a zigzag along the outer shape of the pixel electrode 50, as shown in FIG.
  • the source line 30 is illustrated in a straight line in the figures other than FIG.
  • the adjacent spacing of the gate bypass portion 21 of the gate line 20 is smaller than the adjacent spacing of the gate line 20 in the display area A3.
  • the adjacent spacing of the source bypass portion 31 of the source line 30 is smaller than the adjacent spacing of the source line 30 in the display area A3.
  • the gate bypassing unit 21 includes an expanding unit 22.
  • the expanding portion 22 is a portion in which the gate detouring portion 21 is expanded so as to overlap the source detouring portion 31 in a plan view as viewed from the z-axis direction. For this reason, most of the source bypassing section 31 overlaps with the gate bypassing section 21 or the expanding section 22.
  • the extension 22 is preferably formed along the corresponding source bypass 31 and preferably wider than the corresponding source bypass 31.
  • the expanding portions 22 may be provided in one-to-one correspondence with the corresponding source detouring portions 31, and are provided to correspond to a plurality of source detouring portions 31 as in FIG. 9. It may be done.
  • the pixel transistor 40 and the pixel electrode 50 are disposed on the insulating substrate 1 so as to correspond to the intersections of the gate lines 20 and the source lines 30 in the display area A3. ing.
  • the gate electrode 41 of the pixel transistor 40 is a part of the corresponding gate line 20. Specifically, a portion of the gate line 20 overlapping with the U-shaped channel 44 of the pixel transistor 40 functions as the gate electrode 41 of the pixel transistor 40.
  • the drain electrode 43 of the pixel transistor 40 is connected to the corresponding source line 30, and the source electrode 42 is connected to the corresponding pixel electrode 50.
  • the pixel transistor 40 and the pixel electrode 50 are arranged such that both of the pixel transistor 40 and the pixel electrode 50 which make a pair fit in the display area A3. That is, the pixel electrode 50 is disposed only in the display area A3 so as to correspond to the intersection of the gate line 20 and the source line 30 only in the display area A3.
  • the pixel transistor 40 is a top gate thin film transistor (TFT).
  • the gate electrode 41 of the pixel transistor 40 is formed of the gate layer 13
  • the source electrode 42 and the drain electrode 43 are formed of the source layer 15, and the channel 44 is formed of the semiconductor layer 11.
  • the pixel transistor 40 may be a TFT having another structure such as a bottom gate type or a transistor other than the TFT.
  • the pixel electrode 50 includes a plurality of openings of a broken line type and has an outer shape along the openings.
  • the pixel electrode 50 is illustrated in a rectangular shape, and the opening provided in the pixel electrode is illustrated in a straight line.
  • Such a shape is an example, and the pixel electrode 50 may have any shape according to the liquid crystal mode adopted by the liquid crystal display panel 70.
  • the pixel electrode 50 is formed of the second transparent conductive layer 19, and is connected to the drain electrode 43 of the pixel transistor 40 through the contact hole.
  • the common electrode 52 is formed of the first transparent conductive layer 17.
  • the common electrode 52 is an electrode that changes the arrangement of liquid crystal molecules contained in the liquid crystal layer 72 in cooperation with the pixel electrode 50.
  • the arrangement of liquid crystal molecules contained in the liquid crystal layer 72 changes in accordance with the electric field between the common electrode 52 and the pixel electrode 50.
  • the common electrode 52 is disposed on the counter substrate 71, disposed on the active matrix substrate 60, or disposed on both in accordance with a mode of alignment change of liquid crystal molecules, a so-called liquid crystal mode.
  • the liquid crystal display panel 70 of this embodiment adopts the FFS method. Therefore, the common electrode 52 is disposed on the insulating substrate 1 of the active matrix substrate 61.
  • the specific configuration of the common electrode 52 may be any known configuration according to the liquid crystal mode adopted by the liquid crystal display panel 70.
  • the gate driver 74 may have any known configuration.
  • the gate driver 74 is usually a shift register circuit which selects the gate lines 20 one by one and drives the selected gate lines 20 in accordance with the synchronization signal from the control circuit 76.
  • the configuration of the shift register used for the gate driver 74 may be any known configuration, and the detailed description will be omitted.
  • the source driver 75 may have any known configuration.
  • the source driver 75 normally selects a plurality of source lines 30 in accordance with the synchronization signal from the control circuit 76, and drives the selected source line 30 in accordance with image data from the control circuit 76. Since the image signals simultaneously supplied from the control circuit 76 usually correspond to the same color, the source driver 75 is configured such that the simultaneously selected source lines 30 correspond to the same color.
  • the control circuit 76 supplies a synchronization signal to the gate driver 74 and the source driver 75.
  • the control circuit 76 supplies the source driver 75 with an image signal corresponding to the source line 30 to be driven.
  • Control circuit 76 may have any known configuration.
  • the lower shielding electrode 23 is a portion of the conductive layer which functions as a shielding electrode for shielding the electric field on the -Z direction side of the corresponding source bypass portion 31. Specifically, in the configurations shown in FIGS. 7 to 9, the extension 22 of the gate line 20 and the portion of the gate bypass 21 overlapping the source bypass 31 function as the lower shielding electrode 23.
  • the lower shielding electrode 23 is formed of the gate layer 13. The lower shielding electrode 23 can reduce parasitic capacitance between the corresponding source bypassing portion 31 and the source bypassing portion 31 adjacent to the corresponding source bypassing portion 31 by shielding the electric field.
  • the coupling capacitance between the lower shielding electrode 23 and the corresponding source bypass portion 31 is preferably large. Therefore, the lower shielding electrode 23 is preferably formed along the corresponding source bypass 31 and preferably wider than the corresponding source bypass 31. Further, it is preferable that the distance between the lower shielding electrode 23 and the corresponding source bypassing portion 31 be small. In addition, since it is preferable that the coupling capacitance between the lower shielding electrode 23 and the corresponding source bypass portion 31 be stably large, the semiconductor layer 11 is sandwiched between the lower shielding electrode 23 and the corresponding source bypass portion 31. Preferably not. Therefore, it is preferable that only the insulating layer (the first interlayer insulating film 14) be sandwiched between the lower shielding electrode 23 and the corresponding source bypass portion 31.
  • the conductive layer functioning as the lower shielding electrode 23 may be other than the gate layer 13.
  • a light shielding conductive layer may be stacked between the insulating substrate 1 and the semiconductor layer 11.
  • the lower shielding electrode 23 can be formed of a light shielding conductive layer.
  • the lower shielding electrode 23 may be disposed to correspond to only a part of the source bypassing portion 31.
  • Display quality The display quality will be described in detail below.
  • Display quality in the present specification means uniformity of luminance and tint of a display image.
  • source lines 30 are arranged (i) such that colors corresponding to adjacent source lines 30 are different from each other, and (ii) colors corresponding to simultaneously driven source lines 30 are the same. It is time-division driven as it is. For example, consider a simple driving order in which source lines 30 corresponding to each color of red, green and blue arranged to be repeated in order of red, green and blue are time-division driven in order of red, green and blue in each line period.
  • the drive of the source line 30 corresponding to green corresponds to the source line corresponding to the adjacent red through the parasitic capacitance. Affects the potential of 30.
  • driving of the source line 30 corresponding to blue affects the potentials of the source lines 30 corresponding to red and blue through parasitic capacitance. Do. For this reason, the number of times of fluctuation of the potential due to driving of the adjacent source line 30 is twice for the source line 30 corresponding to red, and once for the source line 30 corresponding to green, The source line 30 corresponding to blue is zero times.
  • the source lines 30 are arranged corresponding to the pixel pitch, the adjacent intervals of the source lines 30 are relatively wide. Therefore, since the parasitic capacitance between adjacent source lines 30 is relatively small, the amount of fluctuation of the potential of source line 30 due to driving of adjacent source line 30 is relatively small, and the influence on the display image is also achieved. Relatively small.
  • reducing the parasitic capacitance between the source bypasses 31 is useful for reducing the degradation of display quality in the portion of the display area A3 corresponding to the source lines 30 provided with the source bypasses 31.
  • reducing the parasitic capacitance between the source bypassing portions 31 so that the amount of fluctuation in the potential of the source line 30 two times does not reach a visible level reduces reduction in display quality. More beneficial.
  • the lower shielding electrode 23 is disposed only for some of the source bypassing portions 31, (i) the number of fluctuations is two, the number of the source lines 30 and (ii) the number of fluctuations in consideration of the driving order. It is preferable to arrange the lower shielding electrode 23 with respect to the source bypass portion 31 included in the source line 30 adjacent to the source line 30 twice.
  • the driving order of the source lines 30 is often more complicated than the above-described simple driving order.
  • the source line 30 corresponding to each color of red, green and blue may be driven in the following driving order of T1 to T6.
  • K is a natural number.
  • T1 source line 30 corresponding to the (4K-3) th and the (4K-2) th red
  • T2 source line 30 corresponding to (4K-3) th and (4K-2) th green
  • T3 source line 30 corresponding to the (4K-3) th and (4K-2) th blue colors
  • T4 source line 30 corresponding to (4K-1) th and 4Kth red
  • T5 source line 30 corresponding to (4K-1) th and 4Kth green
  • T6 source line 30 corresponding to (4K-1) th and 4Kth blue
  • the potential of the source line 30 corresponding to red fluctuates twice due to the driving of the adjacent source line 30. Further, the potential of the source line 30 corresponding to the (4K-1) th blue driven by T3 and the potential of the source line 30 corresponding to the (4K-1) th and 4Kth blue driven by T6 , Fluctuate 0 times.
  • the lower shielding electrode 23 is disposed for the entire source bypassing part 31 as well. It is preferable because the arrangement of the electrodes 23 is simplified.
  • the lower shielding electrode 23 includes the gate bypassing portion 21 corresponding to the lower shielding electrode 23 and the source bypassing portion 31 adjacent to the source bypassing portion 31 corresponding to the lower shielding electrode 23. Parasitic capacitance between them can be reduced. Therefore, as compared with the configuration in which the lower shielding electrode 23 is not provided, the configuration according to the first embodiment can reduce the decrease in display quality in the portion corresponding to the source line 30 including the source bypass portion 31 of the display area A3.
  • the wiring space of the source bypass portion 31 is reduced by narrowing the spacing between the source bypass portions 31 while maintaining the display quality in the portion corresponding to the source line 30 including the source bypass portion 31 of the display area A3. Can be reduced, so that the inner non-display area A2 can be made smaller.
  • the active matrix substrate 61 according to the second embodiment is, similarly to the active matrix substrate 60 according to the first embodiment, the insulating substrate 1, the plurality of gate lines 20, the plurality of source lines 30, the plurality of pixel transistors 40, and the pixel electrodes. 50 and the lower shielding electrode 23.
  • the opening area A1 in which the opening 64 is provided, the non-display area A2 around the opening 64, and the display An area A3 and an outer non-display area A4 near the outer periphery are set.
  • the active matrix substrate 61 according to the second embodiment differs from the active matrix substrate 60 according to the first embodiment only in the lower shielding electrode 23, and the other configuration is the same. Specifically, in the configuration shown in FIG. 10, the separation portion 24 of the gate line 20 and the portion of the gate bypass portion 21 overlapping with the source bypass portion 31 function as the lower shielding electrode 23.
  • FIG. 10 is a plan view showing a schematic configuration of the non-display area A2 in the active matrix substrate 61 according to Embodiment 2 of the present invention.
  • the pixel electrode 50 and the common electrode 52 are omitted from FIG. 10 for the convenience of illustration.
  • the gate bypassing portion 21 of the gate line 20 does not include the extension portion 22. Instead of the extension 22, an isolation 24 separated from the gate line 20 is formed from the gate layer 13.
  • the separating unit 24 is formed to overlap with the source bypassing unit 31 of the source line 30 in a plan view as viewed from the z-axis direction. For this reason, most of the source bypassing portion 31 of the source line 30 overlaps the separating portion 24.
  • the separation portion 24 is preferably formed along the corresponding source bypass portion 31 and is preferably wider than the corresponding source bypass portion 31.
  • the separating unit 24 may be formed in one-to-one correspondence with the corresponding source bypassing unit 31 as shown on the left side of FIG. 10, and as corresponding to a plurality of source bypassing units 31 as shown on the right side of FIG. It may be formed.
  • the separation portion 24 is separated from the gate line 20, it can be a floating electrode or can be connected to a wire or an electrode other than the gate line 20.
  • the separation unit 24 is preferably connected to an electrode or wiring of substantially constant potential, and the potential of the connection destination electrode or wiring is preferably at or near ground potential. More preferable.
  • the electrode or wiring having a substantially constant potential includes, for example, a common electrode 52 disposed on the insulating substrate 1, a wiring for supplying a common potential to the common electrode 52, a dedicated grounding wiring for grounding the separation unit 24, and an auxiliary capacitance Including wiring, high potential power supply line, low potential power supply line and the like.
  • the common potential is usually a constant potential close to the ground potential.
  • the separation portion 24 functioning as the lower shielding electrode 23 can be a floating electrode or can be connected to a wire or an electrode other than the gate line 20.
  • the configuration according to the second embodiment may be combined with the configuration according to the first embodiment described above.
  • the expanding portion 22 may be provided for a part of the source bypassing parts 31 and the separating part 24 may be provided for another part of the source bypassing parts 31.
  • the active matrix substrate 62 according to the third embodiment is the insulating substrate 1, the plurality of gate lines 20, the plurality of source lines 30, and the plurality of pixel transistors, similarly to the active matrix substrates 60 to 61 according to the first and second embodiments described above. 40 and a pixel electrode 50.
  • the active matrix substrate 61 according to the second embodiment is, similarly to the active matrix substrates 60 to 61 according to the first and second embodiments, an opening area A1 in which the opening 64 is provided, and a non-display area inside the opening 64 A2, a display area A3, and an outer non-display area A4 near the outer periphery are set.
  • the active matrix substrate 62 according to the third embodiment differs from the active matrix substrates 60 to 61 according to the first to second embodiments only in that the lower shielding electrode 23 is not provided and the upper shielding electrode 51 is provided. Is the same.
  • FIG. 11 is a cross-sectional view showing a schematic configuration of the non-display area A2 in the active matrix substrate 62 according to the third embodiment.
  • the upper shielding electrode 51 is a portion of a conductive layer that functions as a shielding electrode for shielding the electric field on the + Z direction side of the corresponding source bypass portion 31 of the source line 30.
  • the upper shielding electrode 51 is formed of the first transparent conductive layer 17, and overlaps the corresponding source bypass portion 31 in a plan view as viewed from the z-axis direction.
  • the upper shielding electrode 51 can reduce parasitic capacitance between the corresponding gate bypassing portion 21 of the source line 30 and the gate bypassing portion 21 adjacent to the corresponding gate bypassing portion 21 by shielding the electric field.
  • the upper shielding electrode 51 and the common electrode 52 are both formed on the same first transparent conductive layer 17.
  • the portion in the display area A 3 functions as the common electrode 52
  • the portion in the inner non-display area A 2 functions as the upper shielding electrode 51.
  • the upper shielding electrode 51 can be a floating electrode or can be connected to a desired wiring or electrode.
  • the upper shielding electrode 51 is preferably connected to a substantially constant potential electrode or wiring in order to shield an electric field, and the potential of the connection destination electrode or wiring is more preferably at or near ground potential.
  • the electrode or wiring of substantially constant potential includes, for example, a common electrode 52 disposed on the insulating substrate 1, a wiring for supplying a common potential to the common electrode 52, a dedicated grounding wiring for grounding the upper shielding electrode 51, and an auxiliary It includes capacitive wiring, high potential power supply lines, low potential power supply lines and the like.
  • the upper shielding electrode 51 is preferably connected to the common electrode 52. This is because, in this case, since the upper shielding electrode 51 and the common electrode 52 can be integrally formed, the formation of the upper shielding electrode 51 is easy.
  • the upper shielding electrode 51 may be provided in one-to-one correspondence with the corresponding source detouring portion 31, or may be provided to correspond to a plurality of source detouring portions 31.
  • the conductive layer functioning as the upper shielding electrode 51 may be other than the first transparent conductive layer 17.
  • the upper shielding electrode 51 can be formed of the second transparent conductive layer 19 in which the pixel electrode 50 is formed.
  • the shape of the upper shielding electrode 51 is preferably substantially the same as the shape of the pixel electrode 50 or the shape of the inner non-display area A2.
  • the source layer 15 may be stacked between the insulating substrate 1 and the gate layer 13.
  • the upper shielding electrode 51 can be formed of the gate layer 13. Further, the upper shielding electrode 51 may be disposed so as to correspond to only a part of the source bypassing portion 31.
  • the upper shielding electrode 51 can be a floating electrode or can be connected to a wire or an electrode other than the gate line 20.
  • Embodiment 4 Another embodiment of the present invention is described below with reference to FIG. In addition, about the member which has the same function as the member demonstrated in the said embodiment for convenience of explanation, the same code
  • the active matrix substrate 63 according to the fourth embodiment is, similarly to the active matrix substrate 60 according to the first to third embodiments, the insulating substrate 1, the plurality of gate lines 20, the plurality of source lines 30, the plurality of pixel transistors 40, And the pixel electrode 50.
  • the opening area A1 in which the opening 64 is provided, the non-display area A2 around the opening 64, and the display An area A3 and an outer non-display area A4 near the outer periphery are set.
  • the active matrix substrate 63 according to the fourth embodiment is different from the active matrix substrates 60 to 62 according to the first to third embodiments only in providing both the lower shielding electrode 23 and the upper shielding electrode 51, Is the same.
  • the lower shielding electrode 23 according to the fourth embodiment is the gate bypassing portion 21 and the separating portion as in the second embodiment even in the gate bypassing portion 21 and the extension portion 22 as in the first embodiment.
  • the gate bypass portion 21, the extension portion 22 and the separation portion 24 may be used.
  • FIG. 12 is a cross-sectional view showing a schematic configuration of the non-display area A2 in the active matrix substrate 63 according to the fourth embodiment.
  • the active matrix substrate 63 includes both the lower shielding electrode 23 and the upper shielding electrode 51. Therefore, the electric field on the ⁇ Z direction side of the source bypass portion 31 is shielded by the corresponding lower shielding electrode 23, and the electric field on the + Z direction side of the source bypass portion 31 is shielded by the corresponding upper shielding electrode 51. Therefore, according to the configuration of the fourth embodiment, the source bypass portion 31 is more shielded compared to the first to third embodiments described above, and therefore, the parasitic capacitance between the source bypass portions 31 adjacent to each other is further reduced. can do.
  • the display quality of the portion corresponding to the source line 30 including the source bypass portion 31 of the display area A3 is degraded. , Can be reduced. Further, the inner non-display area A2 can be made smaller while maintaining the display quality in the portion corresponding to the source line 30 including the source bypass portion 31 of the display area A3.
  • the method of manufacturing an active matrix substrate according to the fifth embodiment is a manufacturing method for manufacturing the active matrix substrate 63 according to the fourth embodiment described above.
  • FIG. 13 is a view showing a part of a method of manufacturing an active matrix substrate according to the fifth embodiment.
  • FIG. 14 is a diagram showing a part of the method of manufacturing an active matrix substrate according to the fifth embodiment.
  • FIG. 15 is a view showing a part of a method of manufacturing an active matrix substrate according to the fifth embodiment. Note that, for convenience of illustration, the common electrode 52 and the upper shielding electrode 51 formed on the first transparent conductive layer 17 are omitted from FIG.
  • FIG. 16 is a view showing a part of a method of manufacturing an active matrix substrate according to the fifth embodiment.
  • An outer outer non-display area A4 and an outer cut-out area A5 of the outer non-display area A4 are set (first step).
  • the gate insulating film 12 is deposited on the entire surface, and the gate layer 13 is deposited on the entire surface.
  • the gate line 20 including the gate bypass portion 21 and the gate electrode 41 of the pixel transistor 40 are formed in the gate layer 13 using a photolithography technique or the like (second step).
  • both the expanded portion 22 (see FIG. 7) and / or the separated portion 24 (see FIG. 10) functioning as the lower shielding electrode 23 are also formed in the gate layer 13 (fifth step).
  • the first interlayer insulating film 14 (insulating layer) is vapor-deposited on the entire surface, contact holes for connecting the source electrode 42 and the drain electrode 43 to the channel 44 are formed, and the source layer 15 is vapor-deposited on the entire surface.
  • the source line 30 including the source bypass portion 31 and the source electrode 42 and the drain electrode 43 of the pixel transistor 40 are formed in the source layer 15 using a photolithographic technique or the like (third step).
  • the second interlayer insulating film 16 is deposited on the entire surface, and the first transparent conductive layer 17 is deposited on the entire surface.
  • the upper shielding electrode 51 and the common electrode 52 are formed on the first transparent conductive layer 17 using a photolithography technique or the like (fifth step)
  • the third interlayer insulating film 18 is deposited over the entire surface, a contact hole for connecting the pixel electrode 50 to the source electrode 42 is formed, and the second transparent conductive layer 19 is deposited over the entire surface.
  • the pixel electrode 50 is formed on the second transparent conductive layer 19 using a photolithography technique or the like (fourth step).
  • the opening 64 is formed in the opening area A1, and the cutting area A5 is cut.
  • the active matrix substrate 63 according to Embodiment 4 can be manufactured. Further, by sealing the liquid crystal layer 72 with the sealing material 73 between the active matrix substrate 63 and the counter substrate 71, the liquid crystal display panel 70 as shown in FIGS. 2 and 3 can be manufactured.
  • the active layer according to the first embodiment described above is formed by forming the extension 22 that functions as the lower shielding electrode 23 and modifying the process so as not to form the separating part 24 and the upper shielding electrode 51.
  • the matrix substrate 60 can be manufactured.
  • the steps described above are modified so as to form the separation portion 24 functioning as the lower shielding electrode 23 and not to form the extended portion 22 and the upper shielding electrode 51.
  • Active matrix substrate 61 can be manufactured.
  • the steps described above are modified so as to form the upper shielding electrode 51 and not to form the extended portion 22 and the separating portion 24 that function as the lower shielding electrode 23, according to the third embodiment described above.
  • the active matrix substrate 62 can be manufactured.
  • the active matrix substrates 60 to 63 having the configuration of the first to fourth embodiments can be manufactured.
  • a part of the source line includes a source bypass (31) passing through the inner non-display area, and the inner non-display area on the substrate overlaps with a part or all of the source bypass in plan view.
  • Shielding electrode arranged in the display area At least one of the gate bypass portion 21 and the extended portion 22 and the separation unit 24 which functions as a pole 23, and / or a further comprising constituting the upper shield electrode 51).
  • the shielding electrode is disposed so as to overlap with a part or all of the source bypass portion, so that the shielding electrode shields the electric field of the corresponding source bypass portion.
  • the shield electrode can reduce parasitic capacitance between the corresponding source bypass and the source bypass adjacent to the corresponding source bypass.
  • the shielding electrode is disposed closer to the substrate ( ⁇ Z direction side) than the corresponding source bypass portion (31). It may be configured to include the lower shielding electrode (at least any one of the gate bypass portion 21 functioning as the lower shielding electrode 23 and the lower shielding electrode 23, the expanding portion 22 and the separating portion 24) provided.
  • the shielding electrode since the shielding electrode includes the lower shielding electrode disposed on the substrate side, the electric field on the substrate side of the corresponding source bypass portion can be shielded.
  • the first conductive layer (gate layer 13) in which the gate line (30) is formed is the source line (30). Is stacked on the substrate side ( ⁇ Z direction side) than the second conductive layer (source layer 15) on which is formed, and the lower shielding electrode (23) is formed of the first conductive layer It is good also as composition.
  • the lower shielding electrode is formed of the first conductive layer in which the gate line is formed. Therefore, the lower shielding electrode is formed of a gate line, another wiring or electrode formed of the first conductive layer, or another conductive layer stacked on the substrate side of the first conductive layer. It can be easily connected to the wiring or electrode of
  • the first conductive layer or another wiring formed of another conductive layer stacked on the substrate side of the first conductive layer may have, for example, a common electrode provided on the substrate and a common potential common to the common electrode. They are wiring for supply, storage capacitance wiring, high potential power supply line, low potential power supply line, and the like.
  • a part of the gate line (20) includes a gate bypass (21) passing through the inner non-display area (A2).
  • a part or all of the lower shielding electrode (23) may be connected to the gate bypass portion.
  • a part or all of the lower shielding electrode is connected to the gate bypass portion.
  • the potential of the gate line is (i) an off voltage for maintaining the non-conductive state between the source and drain of the pixel transistor except for the scanning period in which the corresponding pixel electrode is written, and (ii) the corresponding pixel electrode is written It is an on-potential that maintains the source-drain region of the pixel transistor in the conductive state only during the scanning period.
  • the potential of the gate line and the potential of part or all of the lower shielding electrode connected to the gate bypass portion can be substantially regarded as a constant potential of the off potential. For this reason, the potential fluctuation of the source line due to the potential fluctuation of the part or all of the lower shielding electrode can be reduced.
  • the shielding electrode is on the opposite side of the substrate from the corresponding source bypass portion (21).
  • An upper shield electrode (51) disposed on the + Z direction side) may be included.
  • the shielding electrode includes the upper shielding electrode disposed on the opposite side of the substrate, so that the electric field on the opposite side of the substrate of the source bypassing portion can be shielded. Parasitic capacitance between them can be reduced.
  • the third conductive layer (second transparent conductive layer 19) on which the pixel electrode (50) is formed is the source line 30) is stacked on the opposite side (the + Z direction side) of the substrate than the second conductive layer (source layer 15) on which the second conductive layer (the source layer 15) is formed, and the upper shielding electrode 51 is formed of the third conductive layer.
  • the configuration may be
  • the upper shielding electrode is formed of the third conductive layer in which the pixel electrode is formed. For this reason, the upper shielding electrode is formed on another wiring or electrode formed of the third conductive layer, or another conductive layer formed on the other side of the substrate than the third conductive layer. It can be easily connected to the wiring or electrode of
  • the active matrix substrate (62, 63) according to aspect 7 of the present invention further includes a common electrode (52) in the above-mentioned aspect 5, and a fourth conductive layer (first transparent conductive material) on which the common electrode (52) is formed
  • the layer 17) is stacked on the opposite side (+ Z direction side) of the substrate than the second conductive layer (the source layer 15) on which the source line (30) is formed, and the upper shielding electrode (51) is
  • the fourth conductive layer may be formed.
  • the upper shielding electrode is formed of the fourth conductive layer in which the common electrode is formed.
  • the upper shielding electrode is formed on the common electrode formed of the fourth conductive layer, or another wire formed of another conductive layer laminated on the opposite side of the substrate than the fourth conductive layer or It can be easily connected to the electrode.
  • the shielding electrode (the gate bypass portion 21 functioning as the lower shielding electrode 23 and the expanding portion 22 are separated At least any one of the portions 24 and / or part or all of the upper shielding electrode 51) may be connected to electrodes or wirings of constant potential.
  • part or all of the shielding electrode is connected to the electrode or wiring of constant potential, so the potential of the part or all of the shielding electrode is constant potential. Therefore, the potential variation of the source line due to the potential variation of the part or all of the shielding electrode can be reduced.
  • the shielding electrode (the gate bypass portion 21 functioning as the lower shielding electrode 23 and the expanding portion 22 are separated
  • An insulating layer (first interlayer insulating film 14, second interlayer insulating film) between at least one of the portions 24 and / or the upper shielding electrode 51) and the corresponding source bypass portion (31) 16 and the third interlayer insulating film 18) may be sandwiched.
  • the shielding electrode can stably shield the electric field of the source bypass portion.
  • the shield electrode is formed of the conductive layer closest to the corresponding source detour with respect to the conductive layer on the side on which the shield electrode is stacked with respect to the gate line. There is. Therefore, because the distance between the shielding electrode and the corresponding source bypass is small and the coupling capacitance between the shielding electrode and the corresponding source bypass is large, the shielding electrode effectively shields the electric field of the source bypass. can do.
  • the shielding electrode (the gate bypass portion 21 functioning as the lower shielding electrode 23 and the expanding portion 22 are separated
  • the width of at least one of the portions 24 and / or the upper shielding electrode 51) may be larger than the width of the corresponding source bypass portion (31).
  • the width of the shielding electrode is larger than the width of the corresponding source bypass portion.
  • the shielding electrode can effectively shield the electric field of the corresponding source bypass.
  • At least the shielding electrode (the gate bypass portion 21 functioning as the lower shielding electrode 23, the expanding portion 22 and the separation portion 24) Any one and / or upper shielding electrode 51) may be disposed along the corresponding source bypass portion (31).
  • the shielding electrode since the shielding electrode is disposed along the corresponding source bypass portion, it can overlap with most of the source bypass portion. Thus, the shielding electrode can effectively shield the electric field of the corresponding source bypass.
  • the display device (liquid crystal display panel 70) according to aspect 12 of the present invention may be configured to include the active matrix substrate (60 to 63) according to any one of the aspects 1 to 11.
  • an opening area (A1), and a non-display area (A2) outside the opening area are provided on the substrate (insulating substrate 1).
  • a first step of setting a display area (A3) outside the inner non-display area, and a second step of extending a plurality of gate lines (20) on the substrate so as to bypass the opening area A third step of extending a plurality of source lines (30) intersecting the gate line on the substrate so as to bypass the opening area, and the gate line only in the display area
  • a fourth step of arranging a plurality of pixel electrodes (50) in the display area on the substrate so as to correspond to the intersections with the source lines, and a part of the source lines is not Including a source bypass (21) passing through the display area;
  • the shielding electrode at least one of the gate bypassing portion 21 functioning as the lower shielding electrode 23, the expanding portion 22, and the separating portion 24 so that a part or all of the source bypassing
  • the gate line and the source line are extended so as to bypass the opening region. Therefore, the opening can be formed in the opening region without damaging the gate line and the source line.
  • the shielding electrode is disposed so as to overlap with part or all of the source bypass portion, so that the shielding electrode shields the electric field of the corresponding source bypass portion.
  • the shield electrode can reduce parasitic capacitance between the corresponding source bypass and the source bypass adjacent to the corresponding source bypass.
  • the reduction of the parasitic capacitance can reduce the amount of fluctuation of the potential of the source line due to the driving of the adjacent source line in the inner non-display area, the influence on the display image can be reduced. For this reason, it is possible to reduce the deterioration of the display quality in the portion corresponding to the source line provided with the source bypass portion of the display area.
  • the wiring space in the source bypass portion can be reduced by narrowing the spacing between the source bypass portions. The non-display area can be reduced.

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Abstract

表示領域の迂回部を含むソース線に対応する部分における表示画像の品質の低下を、低減する。開口領域（Ａ１）を迂回するように絶縁基板（１）上に、互いに交差するゲート線（２０）とソース線（３０）とが延設されている。内非表示領域（Ａ２）には、ソース線（３０）のソース迂回部（３１）と平面視で重畳するように、下遮蔽電極（２３）として分離部（２４）が配設されている。

Description

アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法
　本発明は、アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法に関する。本発明は、特に、ソース線の一部が迂回部を備えるアクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法に関する。
　近年、アクティブマトリックス型の表示装置に開口を設けて、表示装置を別の装置と組み合わせて用いることが普及している。例えば、表示装置は、特許文献１のように、アナログ型の腕時計の盤面に用いられたり、特許文献２のように、スロットマシンのリールの一部を露出する盤面に用いられたり、する。
　しかしながら、アクティブマトリックス型の表示装置に開口を設ける場合、ゲート線およびソース線は、開口を迂回するように延設されなければならない。
　査信号線およびソース線の迂回部は、表示領域に配設可能ではあるが、しかし、表示領域に配設された場合、特許文献３に開示されているように、迂回部と画素電極との間の寄生容量によって、表示品質が低下する懸念がある。このような画素電極と他の配線または電極との間の寄生容量は、表示品質の維持向上のために、重要であり、例えば、特許文献４は、画素電極とソース線との間の寄生容量の低減のために、ソース線と重畳するようにゲート線から遮蔽電極を延設する構成を開示している。このため、通常、迂回部は、開口周辺の非表示領域に延設される。
　表示品質を維持向上しながら、開口周辺の非表示領域を、小さくするために、例えば、特許文献１は、複数の低電圧電源線および複数の高電圧電源線をそれぞれ、開口周辺では一本化して、低電圧電源線および高電圧電源線の迂回部の配線スペースを節約する構成を開示している。また、例えば、特許文献３は、迂回部を有機絶縁膜で被覆して、シール材と開口との間を迂回部の配線スペースとして活用する構成を開示している。
日本国公開特許公報「特開２００８－２５７１９１号公報（２００８年１０月２３日公開）」 日本国公開特許公報「特開２０１４－１３４７６６公報（２０１４年７月２４日公開）」 日本国公開特許公報「特開２０１０－５４９８０号公報（２０１０年３月１１日公開）」 日本国公開特許公報「特開平７－２３０１０４号公報（１９９５年８月２９日公開）」
　しかしながら、上述の従来技術では、表示領域の迂回部を含むソース線に対応する部分において、表示品質が低下するという問題があった。なぜならば、開口周辺の非表示領域を、小さくするために、迂回部の隣接間隔が狭いので、互いに隣接する迂回部の間の寄生容量が増大するからである。
　本発明の一態様は、上記の問題点に鑑みてなされたものであり、その目的は、表示領域の迂回部を含むソース線に対応する部分における表示品質の低下を、低減できるアクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法を実現することにある。
　上記の課題を解決するために、本発明の一態様に係るアクティブマトリックス基板は、開口領域と、前記開口領域の外側の内非表示領域と、前記内非表示領域の外側の表示領域と、が設定された基板と、前記開口領域を迂回するように前記基板上に延設された、複数のゲート線および前記ゲート線と交差する複数のソース線と、前記表示領域のみにおける前記ゲート線と前記ソース線との交点に対応するように、前記基板上の前記表示領域に配設された複数の画素電極と、を備え、前記ソース線の一部は、前記内非表示領域を通るソース迂回部を含み、前記ソース迂回部の一部または全部と平面視で重畳するように、前記基板上の前記内非表示領域に配設された遮蔽電極をさらに備える構成である。
　上記の課題を解決するために、本発明の一態様に係るアクティブマトリックス基板の製造方法は、基板に、開口領域と、前記開口領域の外側の内非表示領域と、前記内非表示領域の外側の表示領域と、を設定する第１工程と、前記開口領域を迂回するように前記基板上に、複数のゲート線を延設する第２工程と、前記開口領域を迂回するように前記基板上に、前記ゲート線と交差する複数のソース線を前記基板上に延設する第３工程と、前記表示領域のみにおける前記ゲート線と前記ソース線との交点に対応するように、複数の画素電極を前記基板上の前記表示領域に配設する第４工程と、を含み、前記ソース線の一部は、前記内非表示領域を通るソース迂回部を含み、前記ソース迂回部の一部または全部と平面視で重畳するように、遮蔽電極を前記基板上の前記内非表示領域に配設する第５工程をさらに含む方法である。
　本発明の一実施形態によれば、表示領域のソース迂回部を含むソース線に対応する部分における表示品質を向上することができるという効果を奏する。
本発明の幾つかの実施形態に係る液晶表示パネルを備える腕時計の概略構成を示す平面図である。 本発明の幾つかの実施形態に係る液晶表示パネルの概略構成を示す平面図である。 本発明の幾つかの実施形態に係る液晶表示パネルの概略構成を示す断面図であり、図２のＡＡ断面図である。 本発明の幾つかの実施形態に係るアクティブマトリックス基板の概略構成を示す平面図である。 本発明の幾つかの実施形態に係るアクティブマトリックス基板の表示領域の概略構成を示す平面図である。 本発明の幾つかの実施形態に係るアクティブマトリックス基板の表示領域の概略構成を示す断面図であり、図５のＡＢＣＤＥ断面図である。 本発明の一実施形態に係るアクティブマトリックス基板の内非表示領域の概略構成を示す平面図である。 本発明の一実施形態に係るアクティブマトリックス基板の内非表示領域の概略構成を示す断面図であり、図７のＡＡ断面図である。 本発明の一実施形態に係るアクティブマトリックス基板の内非表示領域の概略構成を示す別の断面図であり、図７のＢＢ断面図である。 本発明の一実施形態に係るアクティブマトリックス基板の内非表示領域の概略構成を示す平面図である。 本発明の一実施形態に係るアクティブマトリックス基板の内非表示領域の概略構成を示す断面図である。 本発明の一実施形態に係るアクティブマトリックス基板の内非表示領域の概略構成を示す断面図である。 本発明の一実施形態に係るアクティブマトリックス基板の製造方法の一部を示す図である。 本発明の一実施形態に係るアクティブマトリックス基板の製造方法の一部を示す図である。 本発明の一実施形態に係るアクティブマトリックス基板の製造方法の一部を示す図である。 本発明の一実施形態に係るアクティブマトリックス基板の製造方法の一部を示す図である。
　〔実施形態１〕
　以下、本発明の一実施形態について、詳細に説明する。
　（腕時計）
　図１は、本発明の実施形態１に係る液晶表示パネル７０（表示装置）を備える腕時計８０の概略構成を示す平面図である。
　図１に示すように、腕時計８０は、時針８１と分針８２と秒針８３とが駆動軸８４を中心に回転することによって時間を示すアナログ型の時計であり、盤面に液晶表示パネル７０が用いられている。駆動軸８４は、液晶表示パネル７０の開口６４（図２参照）を通されており、液晶表示パネル７０の背後に内蔵されている機械的な駆動機構に結合されている。また、液晶表示パネル７０は、腕時計８０に内蔵されているゲートドライバ７４とソースドライバ７５と制御回路７６と接続されている。液晶表示パネル７０の開口６４の内周は、腕時計８０の内額縁８５に覆われており、液晶表示パネル７０の外周は、腕時計８０の外装８６に覆われている。
　時針８１と分針８２と秒針８３とを回転させる機械的な駆動機構は、公知のどのような構成であってもよく、その詳細な説明を省略する。また、液晶表示パネル７０は、腕時計８０以外の時計（例えば、置時計および掛け時計）に用いられてもよく、時計以外の用途に用いられてもよい。
　ゲートドライバ７４は、アクティブマトリックス基板６０に延設されるゲート線２０（図４参照）を駆動する駆動回路である。ソースドライバ７５は、アクティブマトリックス基板６０に延設されるソース線３０（図４参照）を駆動する駆動回路である。制御回路７６は、ゲートドライバ７４およびソースドライバ７５を制御する回路である。
　（表示パネル）
　図２は、図１に示した液晶表示パネル７０の概略構成を示す平面図である。
　図３は、図１に示した液晶表示パネル７０の概略構成を示す断面図であり、図２のＡＡ断面図である。
　図２および図３に示すように、液晶表示パネル７０は、対向基板７１、液晶層７２、封止材７３、および本発明の実施形態１に係るアクティブマトリックス基板６０を備える。また、液晶表示パネル７０には、開口６４が設けられている開口領域Ａ１と、開口６４周囲の内非表示領域Ａ２と、表示領域Ａ３と、外周付近の外非表示領域Ａ４と、が設けられている。
　本実施形態における液晶表示パネル７０は、いわゆる液晶モードとして、フリンジフィールドスイッチング（ＦＦＳ：Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）方式を採用している。これに限らず、液晶表示パネル７０は、ＦＦＳ方式以外の液晶モードを採用してもよい。液晶モードとは、液晶層７２に含まれる液晶分子の配列を変化させるモードである。液晶分子の配列は、共通電極５２と画素電極５０との間の電界に従って変化する。このため、主要な液晶モードとしては、基板面に垂直方向（ｚ軸方向）の縦電界を印加する垂直配向モードと、基板面に水平方向（ｘｙ平面方向）の横電界を印加する水平配向モードとが知られている。また、水平配向モードの一種である面内スイッチング（ＩＰＳ：Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｈｉｎｇ）方式に、横電界と縦電界の両成分を含む斜め電界、いわゆるフリンジ電界を印加するＦＦＳ方式がある。
　対向基板７１のアクティブマトリックス基板６０と対向する側の面には、ブラックマトリックスとカラーフィルタと（いずれも図示略）が形成されており、反対側の面には、偏向板が設けられている。液晶表示パネル７０が採用している液晶モードに応じて、対向基板７１に共通電極５２が形成されてもよい。
　液晶層７２は、対向基板７１とアクティブマトリックス基板６０との間に、封止材７３によって封入されている。
　封止材７３は、内非表示領域Ａ２と外非表示領域Ａ４とに形成されている。なお内非表示領域Ａ２に形成された封止材７３は、図３では、開口６４の内周と一致するように形成されているが、開口６４の内周から離れて形成されてもよい。外非表示領域Ａ４に形成された封止材７３も、図３では、対向基板７１の外周と一致するように、形成されているが、対向基板７１の外周から離れて形成されてもよい。
　対向基板７１およびアクティブマトリックス基板６０の形状は、図２では、円環状であるが、これに限らない。例えば、開口６４は、複数設けられていてもよい。例えば、開口６４の形状は、多角形または卵形などの他の形状であってもよい。例えば、対向基板７１およびアクティブマトリックス基板６０の外周の形状は、多角形または卵形などの他の形状であってもよく、開口６４の形状から異なっていてもよい。
　（アクティブマトリックス基板）
　図４は、図２および図３に示したアクティブマトリックス基板６０の概略構成を示す平面図である。なお、図示の便宜のために、画素電極５０および共通電極５２は、図４から省略されている。
　図５は、図４に示したアクティブマトリックス基板６０の表示領域Ａ３の概略構成を示す平面図である。なお、図示の便宜のために、共通電極５２は図５から省略している。
　図６は、図４に示したアクティブマトリックス基板６０の表示領域Ａ３の概略構成を示す断面図であり、図５のＡＢＣＤＥ断面図である。
　図７は、図４に示したアクティブマトリックス基板６０の内非表示領域Ａ２の概略構成を示す平面図である。なお、図示の便宜のために、画素電極５０および共通電極５２は、図７から省略されている。
　図８は、図４に示したアクティブマトリックス基板６０の内非表示領域Ａ２の概略構成を示す断面図であり、図７のＡＡ断面図である。
　図９は、図４に示したアクティブマトリックス基板６０の内非表示領域Ａ２の概略構成を示す別の断面図であり、図７のＢＢ断面図である。
　図４に示すように、アクティブマトリックス基板６０は、絶縁基板１（基板）、複数のゲート線２０、複数のソース線３０、および複数の画素トランジスタ４０を備える。また、アクティブマトリックス基板６０には、液晶表示パネル７０と同様に、開口６４が設けられている開口領域Ａ１と、開口６４周囲の内非表示領域Ａ２と、表示領域Ａ３と、外周付近の外非表示領域Ａ４と、が設定されている。また、図５に示すように、アクティブマトリックス基板６０は、表示領域Ａ３に、画素トランジスタ４０および画素電極５０を備える。また、図７に示すように、アクティブマトリックス基板６０は、内非表示領域Ａ２に、下遮蔽電極２３を備える。
　本明細書においては、以下のようなｘｙｚ交差座標系を用いる。
ｘ軸：ゲート線２０の、表示領域Ａ３における延設方向。
ｙ軸：ソース線３０の、表示領域Ａ３における延設方向。
ｚ軸：絶縁基板１の厚さ方向。
　（絶縁基板と積層構造）
　絶縁基板１は、可視光の透過性が高い透明基板であることが好ましく、例えば、ガラス基板、ポリエチレンテレフタレート又はポリイミド等からなるプラスチック基板を用いてもよい。
　図６および図８に示すように、絶縁基板１の上に、バッファ層１０、半導体層１１、ゲート絶縁膜１２、ゲート層１３（第１導電層）、第１層間絶縁膜１４（絶縁層）、ソース層１５（第２導電層）、第２層間絶縁膜１６（絶縁層）、第１透明導電層１７（第４導電層）、第３層間絶縁膜１８（絶縁層）、および第２透明導電層１９（第３導電層）が、この順に、積層されている。
　バッファ層１０は、絶縁基板１の全面を覆うように形成されている。バッファ層１０は、絶縁基板１と半導体層１１との格子定数の差を緩衝するための絶縁層である。バッファ層１０は、例えば、シリコン酸化膜、またはシリコン窒化膜である。
　半導体層１１は、バッファ層１０の上に形成されている。半導体層１１は、画素トランジスタ４０のソース電極４２とドレイン電極４３とを導通させるチャネル４４を形成するための半導体層である。半導体層１１は、本実施形態において低温ポリシリコン（ＬＴＰＳ；Ｌｌｏｗ　ｔｅｍｐｅｒａｔｕｒｅ　ｐｏｌｙ　ｓｉｌｉｃｏｎ）から構成されている。ＬＴＰＳ層は、例えば、バッファ層１０の上に化学気相蒸着（ＣＶＤ，ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法で成膜したアモルファスシリコン層を、エキシマレーザアニールの照射によって結晶化することによって、形成される。
　ＬＴＰＳに限らず、半導体層１１は、アモルファスシリコンなど他の非酸化物半導体から構成されても、酸化物半導体から構成されてもよい。半導体層１１を構成する酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体等が挙げられる。
　半導体層１１を構成する酸化物半導体は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでもよい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。あるいは、半導体層１１を構成する酸化物半導体は、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。あるいは、半導体層１１を構成する酸化物半導体は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体等を含んでいてもよい。
　酸化物半導体から構成された半導体層１１は、２層以上の積層構造を有していてもよい。非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成等は、例えば、特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　ゲート絶縁膜１２は、バッファ層１０および半導体層１１の表面を覆うよう形成されている。ゲート絶縁膜１２は、画素トランジスタ４０のゲート電極４１をチャネル４４から絶縁するための絶縁膜である。ゲート絶縁膜１２は、例えば、ポリパラビニルフェノール（ＰＶＰ）等の有機絶縁材料によって形成されていてもよいし、二酸化ケイ素（ＳｉＯ２）および窒化珪素（ＳｉＮｘ）等の無機絶縁材料によって形成されていてもよい。
　ゲート層１３は、ゲート絶縁膜１２の上に形成されている。ゲート層１３は、画素トランジスタ４０のゲート電極４１を形成するための導電層である。ゲート層１３は、例えば、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、金（Ａｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）またはこれらの合金等の金属材料によって形成することができる。
　第１層間絶縁膜１４は、ゲート絶縁膜１２とゲート層１３との上に、形成されている。第１層間絶縁膜１４を含めて層間絶縁膜は、異なる導電層の間、または、導電層と半導体層との間を絶縁するための絶縁膜である。第１層間絶縁膜１４は、ゲート絶縁膜１２と同じ絶縁材料から形成されても、ゲート絶縁膜１２と異なる絶縁材料から形成されてもよい。
　ゲート絶縁膜１２および第１層間絶縁膜１４には、ソース層１５に形成するソース電極４２およびドレイン電極４３を、半導体層１１に形成されたチャネル４４に接続するためのコンタクトホールが設けられている。
　ソース層１５は、第１層間絶縁膜１４の上と、ゲート絶縁膜１２および第１層間絶縁膜１４に設けられたコンタクトホールの内部とに形成されている。ソース層１５は、画素トランジスタ４０のソース電極４２およびドレイン電極４３を形成するための導電層である。ソース層１５は、例えば、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、金（Ａｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）またはこれらの合金等の金属材料によって形成することができる。
　第２層間絶縁膜１６は、第１層間絶縁膜１４とソース層１５との上に、形成されている。第２層間絶縁膜１６は、第１層間絶縁膜１４と同様に、ゲート絶縁膜１２と同じ絶縁材料から形成されても、ゲート絶縁膜１２と異なる絶縁材料から形成されてもよい。
　第１透明導電層１７は、第２層間絶縁膜１６の上に形成されている。第１透明導電層１７は、共通電極５２を形成するための導電層である。第１透明導電層１７は、バックライトからの光が透過可能なように、酸化インジウム錫などの透明な導電材料から形成することができる。
　第３層間絶縁膜１８は、第２層間絶縁膜１６と第１透明導電層１７との上に、形成されている。第３層間絶縁膜１８は、第１層間絶縁膜１４と同様に、ゲート絶縁膜１２と同じ絶縁材料から形成されても、ゲート絶縁膜１２と異なる絶縁材料から形成されてもよい。
　第２層間絶縁膜１６および第３層間絶縁膜１８には、第２透明導電層１９に形成する画素電極５０を、ソース層１５に形成されたソース電極４２に接続するためのコンタクトホールが設けられている。
　第２透明導電層１９は、第３層間絶縁膜１８の上と、第２層間絶縁膜１６および第３層間絶縁膜１８に設けられたコンタクトホールの内部とに形成されている。第２透明導電層１９は、画素電極５０を形成するための導電層である。第２透明導電層１９は、バックライトからの光が透過可能なように、酸化インジウム錫などの透明な導電材料から形成されてもよい。
　（ゲート線とソース線）
　図４に示すように、ゲート線２０は、絶縁基板１の上に延設されている。ゲート線２０は、表示領域Ａ３において、互いに略平行かつ略等間隔に、ｘ軸方向に延設されている。ゲート線２０の一部は、（ｉ）開口領域Ａ１を迂回するように、内非表示領域Ａ２を通過し、（ｉｉ）内非表示領域Ａ２に延設されたゲート迂回部２１を含む。ゲート線２０の残りは、内非表示領域Ａ２を通過しないので、開口領域Ａ１を迂回している。
　ソース線３０は、ゲート線２０と交差するように絶縁基板１の上に延設されている。ソース線３０は、表示領域Ａ３において、互いに略平行かつ略等間隔に、ｙ軸方向に延設されている。ソース線３０の一部は、（ｉ）開口領域Ａ１を迂回するように、内非表示領域Ａ２を通過し、（ｉｉ）内非表示領域Ａ２に延設されたソース迂回部３１を含む。ソース線３０の残りは、内非表示領域Ａ２を通過しないので、開口領域Ａ１を迂回している。
　本実施形態のソース線３０は、正確には図５に示すように、画素電極５０の外形に沿ってジグザクに表示領域Ａ３に延設されている。図示の便宜のために、図５以外の図においては、ソース線３０を直線状に図示している。
　図４および図７に示すように、ゲート線２０のゲート迂回部２１の隣接間隔は、ゲート線２０の表示領域Ａ３における隣接間隔よりも小さい。同様に、ソース線３０のソース迂回部３１の隣接間隔は、ソース線３０の表示領域Ａ３における隣接間隔よりも小さい。
　図７に示すように、ゲート迂回部２１は、拡張部２２を備える。拡張部２２は、ｚ軸方向から見る平面視でソース迂回部３１と重畳するように、ゲート迂回部２１が拡張された部分である。このため、ソース迂回部３１の大部分は、ゲート迂回部２１または拡張部２２と重畳している。拡張部２２は、対応するソース迂回部３１に沿うように形成されることが好ましく、対応するソース迂回部３１よりも幅広いことが好ましい。拡張部２２は、図７および図８のように、対応するソース迂回部３１と１対１対応に設けられてもよく、図９のように、複数のソース迂回部３１に対応するように設けられてもよい。
　（画素トランジスタおよび画素電極）
　図４および図５に示すように、画素トランジスタ４０および画素電極５０は、それぞれ、表示領域Ａ３におけるゲート線２０とソース線３０との交点に対応するように、絶縁基板１の上に配設されている。画素トランジスタ４０のゲート電極４１は、対応するゲート線２０の一部である。具体的には、ゲート線２０のうち、画素トランジスタ４０のＵ字型のチャネル４４と重畳する部分が、画素トランジスタ４０のゲート電極４１として機能する。また、画素トランジスタ４０のドレイン電極４３は、対応するソース線３０に接続されており、ソース電極４２は、対応する画素電極５０に接続されている。
　なお、厳密に言えば、画素トランジスタ４０および画素電極５０は、対になる画素トランジスタ４０および画素電極５０の両方が、表示領域Ａ３に納まるように配設される。すなわち、表示領域Ａ３のみにおけるゲート線２０とソース線３０との交点に対応するように、画素電極５０は、表示領域Ａ３のみに配設される。
　図６に示すように、画素トランジスタ４０は、トップゲート型の薄膜トランジスタ（thin film transistor；ＴＦＴ）である。画素トランジスタ４０のゲート電極４１は、ゲート層１３から形成されており、ソース電極４２およびドレイン電極４３は、ソース層１５から形成されており、チャネル４４は、半導体層１１から形成されている。なお、このような構造は例示であって、画素トランジスタ４０は、ボトムゲート型など他の構造のＴＦＴであっても、ＴＦＴ以外のトランジスタであってもよい。
　図５に示すように、画素電極５０は、折線型の複数の開口を備え、該開口に沿った外形を備える。図示の便宜のために、図５以外の図においては、画素電極５０を矩形に図示し、画素電極が備える開口を直線状に図示している。なお、このような形状は例示であって、画素電極５０は、液晶表示パネル７０が採用している液晶モードに応じて、どのような形状であってもよい。
　図６に示すように、画素電極５０は、第２透明導電層１９から形成されており、コンタクトホールを通って、画素トランジスタ４０のドレイン電極４３に接続されている。
　（共通電極）
　図６に示すように、共通電極５２は、第１透明導電層１７から形成される。共通電極５２は、液晶層７２に含まれる液晶分子の配列を、画素電極５０と協働して変化させる電極である。液晶層７２に含まれる液晶分子の配列は、共通電極５２と画素電極５０との間の電界に従って、変化する。共通電極５２は、液晶分子の配列変化のモード、いわゆる液晶モードに応じて、対向基板７１に配設されたり、アクティブマトリックス基板６０に配設されたり、両方に配設されたりする。
　本実施形態の液晶表示パネル７０は、ＦＦＳ方式を採用している。そのため、アクティブマトリックス基板６１の絶縁基板１上に、共通電極５２は配設されている。なお、共通電極５２の具体的構成は、液晶表示パネル７０が採用している液晶モードに応じて、公知のどのような構成であってもよい。
　（ゲートドライバとソースドライバと制御回路）
　ゲートドライバ７４は、公知のどのような構成であってもよい。ゲートドライバ７４は、通常、制御回路７６からの同期信号に従って、ゲート線２０を１本ずつ選択し、選択したゲート線２０を駆動するシフトレジスタ回路である。ゲートドライバ７４に用いられるシフトレジスタの構成は、公知のどのような構成であってもよく、詳細な説明を省略する。
　ソースドライバ７５は、公知のどのような構成であってもよい。ソースドライバ７５は、通常、制御回路７６からの同期信号に従って、ソース線３０を複数本ずつ選択し、制御回路７６からの画像データに従って、選択したソース線３０を駆動する。通常、制御回路７６から同時供給される画像信号は、同色に対応するので、ソースドライバ７５は、同時選択するソース線３０が同色に対応するように、構成されている。
　制御回路７６は、同期信号をゲートドライバ７４およびソースドライバ７５に供給する。制御回路７６は、駆動するソース線３０に対応する画像信号をソースドライバ７５に供給する。制御回路７６は、公知のどのような構成であってもよい。
　（遮蔽電極）
　下遮蔽電極２３は、対応するソース迂回部３１の－Ｚ方向側の電界を遮蔽するための遮蔽電極として機能する導電層の部分である。具体的には、図７～図９に示す構成においては、ゲート線２０の拡張部２２と、ゲート迂回部２１のうちのソース迂回部３１と重畳する部分と、が下遮蔽電極２３として機能し、下遮蔽電極２３は、ゲート層１３から形成されている。下遮蔽電極２３は、電界の遮蔽により、対応するソース迂回部３１と、対応するソース迂回部３１に隣接するソース迂回部３１との間の寄生容量を低減することができる。
　電界の遮蔽ために、下遮蔽電極２３と対応するソース迂回部３１との結合容量は、大きいことが好ましい。このため、下遮蔽電極２３は、対応するソース迂回部３１に沿うように形成されることが好ましく、対応するソース迂回部３１よりも幅広いことが好ましい。また、下遮蔽電極２３と対応するソース迂回部３１との間の距離は、小さいことが好ましい。また、下遮蔽電極２３と対応するソース迂回部３１との結合容量は、安定して大きいことが好ましいので、下遮蔽電極２３と対応するソース迂回部３１との間には、半導体層１１が挟まれていないことが好ましい。したがって、下遮蔽電極２３と対応するソース迂回部３１との間には、絶縁層（第１層間絶縁膜１４）のみが挟まれていることが好ましい。
　なお、下遮蔽電極２３として機能する導電層は、ゲート層１３以外であってもよい。例えば、画素トランジスタ４０がトップゲート型のＴＦＴの場合、絶縁基板１と半導体層１１との間に遮光導電層を積層することがある。この場合、下遮蔽電極２３は、遮光導電層から形成されることができる。また、下遮蔽電極２３は、一部のソース迂回部３１にのみ対応するように配設されてもよい。
　（表示品質）
　以下、表示品質について、詳細に説明する。
　本明細書における表示品質とは、表示画像の輝度および色味の均一性を意味する。
　一般的に、ソース線３０は、（ｉ）互いに隣接するソース線３０に対応する色が互いに異なるように、配列されるとともに、（ｉｉ）同時駆動されるソース線３０に対応する色が互いに同じであるように、時分割駆動される。例えば、赤緑青の順に反復するように配列されている赤緑青の各色に対応するソース線３０が、各ライン期間に、赤緑青の順に時分割駆動される単純な駆動順序を考える。
　このような駆動順序では、各ライン期間において、赤色に対応するソース線３０が駆動された後に、緑色に対応するソース線３０の駆動が、寄生容量を介して、隣接する赤色に対応するソース線３０の電位に影響する。続いて、赤色と青色とに対応するソース線３０が駆動された後に、青色に対応するソース線３０の駆動が、寄生容量を介して、赤色と青色とに対応するソース線３０の電位に影響する。このため、隣接するソース線３０の駆動に起因して電位が変動する変動回数は、赤色に対応するソース線３０が、２回であり、緑色に対応するソース線３０が、１回であり、青色に対応するソース線３０が、０回である。
　表示領域Ａ３においては、ソース線３０は、画素ピッチに対応して配列されているので、ソース線３０の隣接間隔は比較的広い。このため、隣接するソース線３０の間の寄生容量が、比較的小さいので、隣接するソース線３０の駆動に起因するソース線３０の電位の変動量は、比較的小さく、表示画像への影響も比較的小さい。
　これに対して、内非表示領域Ａ２においては、内非表示領域Ａ２を小さくするために、ソース線３０のソース迂回部３１の隣接間隔は比較的狭い。このため、隣接するソース線３０のソース迂回部３１の間の寄生容量が、比較的大きいので、隣接するソース線３０の駆動に起因するソース線３０の電位の変動量は、比較的大きく、表示品質を低下させる。さらに、ソース線３０によって、変動回数に０回から２回の差があるので、表示品質の低下が助長される。具体的には、変動回数２回のソース線３０の電位の変動量が、視認可能なレベルに達した場合、内非表示領域Ａ２からＹ軸方向に延びる周期的な縦縞が、表示画像に視認されるので、表示品質が大幅に低下する。
　したがって、ソース迂回部３１の間の寄生容量を低減することは、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質の低下を低減するために有益である。特に、変動回数２回のソース線３０の電位の変動量が、視認可能なレベルに達しないように、ソース迂回部３１の間の寄生容量を低減することは、表示品質の低下を低減するためにより有益である。
　このため、一部のソース迂回部３１に対してのみ、下遮蔽電極２３を配設する場合、駆動順序を考慮して、（ｉ）変動回数が２回のソース線３０および（ｉｉ）変動回数が２回のソース線３０に隣接するソース線３０が含むソース迂回部３１に対して、下遮蔽電極２３を配設することが好ましい。
　なお、ソース線３０の駆動順序は、現実には、上述の単純な駆動順序よりも複雑であることが多い。例えば、赤緑青の各色に対応するソース線３０は、以下のＴ１からＴ６の駆動順序で駆動されることがある。Ｋは、自然数である。
Ｔ１：（４Ｋ－３）番目および（４Ｋ－２）番目の赤色に対応するソース線３０
Ｔ２：（４Ｋ－３）番目および（４Ｋ－２）番目の緑色に対応するソース線３０
Ｔ３：（４Ｋ－３）番目および（４Ｋ－２）番目の青色に対応するソース線３０
Ｔ４：（４Ｋ－１）番目および４Ｋ番目の赤色に対応するソース線３０
Ｔ５：（４Ｋ－１）番目および４Ｋ番目の緑色に対応するソース線３０
Ｔ６：（４Ｋ－１）番目および４Ｋ番目の青色に対応するソース線３０
　このような駆動順序においては、Ｔ１で駆動される（４Ｋ－３）番目および（４Ｋ－２）番目の赤色に対応するソース線３０の電位と、Ｔ４で駆動される（４Ｋ－１）番目の赤色に対応するソース線３０の電位と、が隣接するソース線３０の駆動に起因して、２回変動する。また、Ｔ３で駆動される（４Ｋ－１）番目の青色に対応するソース線３０の電位と、Ｔ６で駆動される（４Ｋ－１）番目および４Ｋ番目の青色に対応するソース線３０の電位と、が０回変動する。
　このため、一部のソース迂回部３１に対してのみ、下遮蔽電極２３を配設するよりも、全部のソース迂回部３１に対してのみ、下遮蔽電極２３を配設する方が、下遮蔽電極２３の配設が単純化されるので好ましい。
　（効果）
　実施形態１に係る構成によれば、下遮蔽電極２３は、下遮蔽電極２３に対応するゲート迂回部２１と、下遮蔽電極２３に対応するソース迂回部３１に隣接するソース迂回部３１と、の間の寄生容量を低減することができる。したがって、下遮蔽電極２３を備えない構成と比較して、実施形態１に係る構成は、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質の低下を低減できる。また、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質を維持しながら、ソース迂回部３１の隣接間隔を狭くすることによって、ソース迂回部３１の配線スペースを小さくすることができるので、内非表示領域Ａ２を小さくすることができる。
　〔実施形態２〕
　本発明の他の実施形態について、図１０に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　実施形態２に係るアクティブマトリックス基板６１は、前述の実施形態１に係るアクティブマトリックス基板６０と同様に、絶縁基板１、複数のゲート線２０、複数のソース線３０、複数の画素トランジスタ４０、画素電極５０、および下遮蔽電極２３を備える。実施形態２に係るアクティブマトリックス基板６１は、前述の実施形態１に係るアクティブマトリックス基板６０と同様に、開口６４が設けられている開口領域Ａ１と、開口６４周囲の内非表示領域Ａ２と、表示領域Ａ３と、外周付近の外非表示領域Ａ４と、が設定されている。
　実施形態２に係るアクティブマトリックス基板６１は、前述の実施形態１に係るアクティブマトリックス基板６０から、下遮蔽電極２３についてのみ異なり、その他の構成は同様である。具体的には、図１０に示す構成においては、ゲート線２０の分離部２４と、ゲート迂回部２１のうちのソース迂回部３１と重畳する部分と、が下遮蔽電極２３として機能する。
　図１０は、本発明の実施形態２に係るアクティブマトリックス基板６１の内非表示領域Ａ２の概略構成を示す平面図である。なお、図示の便宜のために、画素電極５０および共通電極５２は、図１０から省略されている。
　図１０に示すように、実施形態２では、ゲート線２０のゲート迂回部２１は、拡張部２２を備えない。拡張部２２の代わりに、ゲート線２０から分離されている分離部２４が、ゲート層１３から形成されている。分離部２４は、ｚ軸方向から見る平面視で、ソース線３０のソース迂回部３１と重畳するように、形成されている。このため、ソース線３０のソース迂回部３１の大部分は、分離部２４と重畳している。分離部２４は、対応するソース迂回部３１に沿うように形成されることが好ましく、対応するソース迂回部３１よりも幅広いことが好ましい。分離部２４は、図１０の左側のように、対応するソース迂回部３１と１対１対応に形成されてもよく、図１０の右側のように、複数のソース迂回部３１に対応するように形成されてもよい。
　分離部２４は、ゲート線２０から分離しているので、浮遊電極であることも、ゲート線２０以外の配線または電極に接続されることも、できる。分離部２４は、下遮蔽電極２３として機能するために、略定電位の電極または配線に接続されることが好ましく、接続先の電極または配線の電位は、接地電位または接地電位近傍であることがより好ましい。略定電位の電極または配線は、例えば、絶縁基板１に配設された共通電極５２、共通電極５２に共通電位を供給するための配線、分離部２４を接地するための専用接地配線、補助容量配線、高電位電源線、および、低電位電源線などを含む。共通電位は、通常、接地電位に近い定電位である。
　（効果）
　実施形態２に係る構成によれば、前述の実施形態１に係る構成と同様に、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質の低下を低減できる。また、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質を維持しながら、内非表示領域Ａ２を小さくすることができる。
　さらに、実施形態２に係る構成によれば、下遮蔽電極２３として機能する分離部２４が、浮遊電極であることも、ゲート線２０以外の配線または電極に接続されることも、できる。
　また、実施形態２に係る構成は、前述の実施形態１に係る構成と組み合わせられてもよい。例えば、下遮蔽電極２３として、一部のソース迂回部３１に対しては、拡張部２２を設け、別の一部のソース迂回部３１に対しては、分離部２４を設けてもよい。
　〔実施形態３〕
　本発明の他の実施形態について、図１１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　実施形態３に係るアクティブマトリックス基板６２は、前述の実施形態１～２に係るアクティブマトリックス基板６０～６１と同様に、絶縁基板１、複数のゲート線２０、複数のソース線３０、複数の画素トランジスタ４０、および画素電極５０を備える。実施形態２に係るアクティブマトリックス基板６１は、前述の実施形態１～２に係るアクティブマトリックス基板６０～６１と同様に、開口６４が設けられている開口領域Ａ１と、開口６４周囲の内非表示領域Ａ２と、表示領域Ａ３と、外周付近の外非表示領域Ａ４と、が設定されている。
　実施形態３に係るアクティブマトリックス基板６２は、前述の実施形態１～２に係るアクティブマトリックス基板６０～６１から、下遮蔽電極２３を備えず、上遮蔽電極５１を備えることについてのみ異なり、その他の構成は同様である。
　（上遮蔽電極）
　図１１は、実施形態３に係るアクティブマトリックス基板６２の内非表示領域Ａ２の概略構成を示す断面図である。
　図１１に示すように、上遮蔽電極５１は、ソース線３０の対応するソース迂回部３１の＋Ｚ方向側の電界を遮蔽するための遮蔽電極として機能する導電層の部分である。上遮蔽電極５１は、図１１に示すように、第１透明導電層１７から形成されたおり、ｚ軸方向から見る平面視で、対応するソース迂回部３１と重畳している。上遮蔽電極５１は、電界の遮蔽により、ソース線３０の対応するゲート迂回部２１と、対応するゲート迂回部２１に隣接するゲート迂回部２１との間の寄生容量を低減することができる。
　図６および図１１を参照すると、上遮蔽電極５１も共通電極５２も、同じ第１透明導電層１７に形成されている。逆に言うと、第１透明導電層１７のうち、表示領域Ａ３に在る部分は、共通電極５２として機能し、内非表示領域Ａ２に在る部分は、上遮蔽電極５１として機能する。
　上遮蔽電極５１は、浮遊電極であることも、所望の配線または電極に接続されることも、できる。上遮蔽電極５１は、電界を遮蔽するために、略定電位の電極または配線に接続されることが好ましく、接続先の電極または配線の電位は、接地電位または接地電位近傍であることがより好ましい。略定電位の電極または配線は、例えば、絶縁基板１に配設された共通電極５２、共通電極５２に共通電位を供給するための配線、上遮蔽電極５１を接地するための専用接地配線、補助容量配線、高電位電源線、および、低電位電源線などを含む。特に、上遮蔽電極５１は、共通電極５２に接続されることが好ましい。なぜならば、この場合、上遮蔽電極５１と共通電極５２と一体に形成することができるので、上遮蔽電極５１の形成が容易だからである。
　なお、上遮蔽電極５１は、下遮蔽電極２３と同様に、対応するソース迂回部３１と１対１対応に設けられてもよく、複数のソース迂回部３１に対応するように設けられてもよい。また、上遮蔽電極５１として機能する導電層は、第１透明導電層１７以外であってもよい。例えば、上遮蔽電極５１は、画素電極５０が形成される第２透明導電層１９から形成されることができる。この場合、第２透明導電層１９のパターニングの単純化のために、上遮蔽電極５１の形状は、画素電極５０の形状または内非表示領域Ａ２の形状と略同一であることが好ましい。また、例えば、画素トランジスタ４０がトップゲート型のＴＦＴの場合、絶縁基板１とゲート層１３との間にソース層１５が積層されることがある。この場合、上遮蔽電極５１は、ゲート層１３から形成されることができる。また、上遮蔽電極５１は、一部のソース迂回部３１にのみ対応するように配設されてもよい。
　（効果）
　実施形態３に係る構成によれば、前述の実施形態１に係る構成と同様に、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質の低下を低減することができる。また、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質を維持しながら、内非表示領域Ａ２を小さくすることができる。
　さらに、実施形態３に係る構成によれば、上遮蔽電極５１は、浮遊電極であることも、ゲート線２０以外の配線または電極に接続されることも、できる。
　〔実施形態４〕
　本発明の他の実施形態について、図１２に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　実施形態４に係るアクティブマトリックス基板６３は、前述の実施形態１～３に係るアクティブマトリックス基板６０と同様に、絶縁基板１、複数のゲート線２０、複数のソース線３０、複数の画素トランジスタ４０、および画素電極５０を備える。実施形態２に係るアクティブマトリックス基板６１は、前述の実施形態１に係るアクティブマトリックス基板６０と同様に、開口６４が設けられている開口領域Ａ１と、開口６４周囲の内非表示領域Ａ２と、表示領域Ａ３と、外周付近の外非表示領域Ａ４と、が設定されている。
　実施形態４に係るアクティブマトリックス基板６３は、前述の実施形態１～３に係るアクティブマトリックス基板６０～６２から、下遮蔽電極２３と上遮蔽電極５１との両方を備えることについてのみ異なり、その他の構成は同様である。
　実施形態４に係る下遮蔽電極２３は、前述の実施形態１のように、ゲート迂回部２１と拡張部２２とであっても、前述の実施形態２のように、ゲート迂回部２１と分離部２４とであっても、前述の実施形態１～２の組み合わせのように、ゲート迂回部２１と拡張部２２と分離部２４とであってもよい。
　図１２は、実施形態４に係るアクティブマトリックス基板６３の内非表示領域Ａ２の概略構成を示す断面図である。
　図１２に示すように、アクティブマトリックス基板６３は、下遮蔽電極２３と上遮蔽電極５１との両方を備える。このため、ソース迂回部３１の－Ｚ方向側の電界は、対応する下遮蔽電極２３によって遮蔽され、ソース迂回部３１の＋Ｚ方向側の電界は、対応する上遮蔽電極５１によって遮蔽される。したがって、前述の実施形態１～３と比較して、実施形態４に係る構成によれば、ソース迂回部３１がより遮蔽されるので、互いに隣接するソース迂回部３１の間の寄生容量をより低減することができる。
　（効果）
　したがって、実施形態４に係る構成によれば、前述の実施形態１～３に係る構成と比較して、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質の低下を、より低減できる。また、表示領域Ａ３のソース迂回部３１を備えるソース線３０に対応する部分における表示品質を維持しながら、内非表示領域Ａ２をより小さくすることができる。
　さらに、実施形態２に係る構成によれば、下遮蔽電極２３として機能する分離部２４が、浮遊電極であることも、ゲート線２０以外の配線または電極に接続されることも、できる。
　〔実施形態５〕
　本発明の他の実施形態について、図１３～図１６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　実施形態５に係るアクティブマトリックス基板の製造方法は、前述の実施形態４に係るアクティブマトリックス基板６３を製造するための製造方法である。
　図１３は、実施形態５に係るアクティブマトリックス基板の製造方法の一部を示す図である。
　図１４は、実施形態５に係るアクティブマトリックス基板の製造方法の一部を示す図である。
　図１５は、実施形態５に係るアクティブマトリックス基板の製造方法の一部を示す図である。なお、図示の便宜のために、第１透明導電層１７に形成される共通電極５２および上遮蔽電極５１は、図１５から省略されている。
　図１６は、実施形態５に係るアクティブマトリックス基板の製造方法の一部を示す図である。
　最初に、図１３に示すように、絶縁基板１に、開口領域Ａ１と、開口領域Ａ１の外側の内非表示領域Ａ２と、内非表示領域Ａ２の外側の表示領域Ａ３と、表示領域Ａ３の外側の外非表示領域Ａ４と、外非表示領域Ａ４の外側の切除領域Ａ５と、を設定する（第１工程）。
　続いて、絶縁基板１の全面にバッファ層１０を蒸着し、バッファ層１０の全面に半導体層１１を蒸着する。そして、フォトリソグラフィ技術などを用いて、画素トランジスタ４０のチャネル４４（図６参照）を半導体層１１に形成する。
　続いて、ゲート絶縁膜１２を全面に蒸着し、ゲート層１３を全面に蒸着する。そして、フォトリソグラフィ技術などを用いて、図１４のように、ゲート迂回部２１を含むゲート線２０と画素トランジスタ４０のゲート電極４１とをゲート層１３に形成する（第２工程）。このとき、下遮蔽電極２３として機能する拡張部２２（図７参照）および／または分離部２４（図１０参照）も、共にゲート層１３に形成する（第５工程）。
　続いて、第１層間絶縁膜１４（絶縁層）を全面に蒸着し、ソース電極４２およびドレイン電極４３がチャネル４４に接続されるためのコンタクトホールを形成し、ソース層１５を全面に蒸着する。そして、フォトリソグラフィ技術などを用いて、図１４のように、ソース迂回部３１を含むソース線３０と画素トランジスタ４０のソース電極４２およびドレイン電極４３をソース層１５に形成する（第３工程）。
　続いて、第２層間絶縁膜１６を全面に蒸着し、第１透明導電層１７を全面に蒸着する。そして、フォトリソグラフィ技術などを用いて、上遮蔽電極５１および共通電極５２を第１透明導電層１７に形成する（第５工程）
　続いて、第３層間絶縁膜１８を全面に蒸着し、画素電極５０がソース電極４２に接続するためのコンタクトホールを形成し、第２透明導電層１９を全面に蒸着する。そして、フォトリソグラフィ技術などを用いて、図１５のように、画素電極５０を第２透明導電層１９に形成する（第４工程）。
　最後に、図１６に示すように、開口領域Ａ１に開口６４を形成し、切除領域Ａ５を切除する。
　以上のような工程を経て、前述の実施形態４に係るアクティブマトリックス基板６３を製造することができる。さらに、アクティブマトリックス基板６３と対向基板７１との間に、封止材７３で、液晶層７２を封入することによって、図２および図３のような液晶表示パネル７０を製造することができる。
　さらに、以上のような工程を、下遮蔽電極２３として機能する拡張部２２を形成し、分離部２４および上遮蔽電極５１を形成しないように、変形することによって、前述の実施形態１に係るアクティブマトリックス基板６０を製造することができる。同様に、以上のような工程を、下遮蔽電極２３として機能する分離部２４を形成し、拡張部２２および上遮蔽電極５１を形成しないように、変形することによって、前述の実施形態２に係るアクティブマトリックス基板６１を製造することができる。同様に、以上のような工程を、上遮蔽電極５１を形成し、下遮蔽電極２３として機能する拡張部２２および分離部２４を形成しないように、変形することによって、前述の実施形態３に係るアクティブマトリックス基板６２を製造することができる。
　（効果）
　したがって、実施形態５に係る製造方法およびその変形によれば、前述の実施形態１～４に係る構成のアクティブマトリックス基板６０～６３を製造することができる。
　〔まとめ〕
　本発明の態様１に係るアクティブマトリックス基板（６０～６３）は、開口領域（Ａ１）と、前記開口領域の外側の内非表示領域（Ａ２）と、前記内非表示領域の外側の表示領域（Ａ３）と、が設定された基板（絶縁基板１）と、前記開口領域を迂回するように前記基板上に延設された、複数のゲート線（２０）および前記ゲート線と交差する複数のソース線（３０）と、前記表示領域のみにおける前記ゲート線と前記ソース線との交点に対応するように、前記基板上の前記表示領域に配設された複数の画素電極（５０）と、を備え、前記ソース線の一部は、前記内非表示領域を通るソース迂回部（３１）を含み、前記ソース迂回部の一部または全部と平面視で重畳するように、前記基板上の前記内非表示領域に配設された遮蔽電極（下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ、および／または、上遮蔽電極５１）をさらに備える構成である。
　上記構成によれば、ゲート線およびソース線は、開口領域を迂回するように、延設されている。このため、ゲート線およびソース線を破損することなく、開口領域に開口を形成できる。
　上記構成によれば、遮蔽電極は、ソース迂回部の一部または全部と重畳するように、配設されているので、遮蔽電極は、対応するソース迂回部の電界を遮蔽する。このため、遮蔽電極は、対応するソース迂回部と、対応するソース迂回部に隣接するソース迂回部と、の間の寄生容量を低減できる。
　この寄生容量の低減によって、内非表示領域における隣接するソース線の駆動に起因するソース線の電位の変動量を低減することができるので、表示画像への影響を低減することができる。このため、表示領域のソース迂回部を備えるソース線に対応する部分における表示品質の低下を低減することができる。あるいは、表示領域のソース迂回部を備えるソース線に対応する部分における表示品質を維持しながら、ソース迂回部の隣接間隔を狭くすることによって、ソース迂回部の配線スペースを小さくすることができるので、内非表示領域を小さくすることができる。
　本発明の態様２に係るアクティブマトリックス基板（６０，６１，６３）は、上記態様１において、前記遮蔽電極は、対応するソース迂回部（３１）よりも前記基板側（－Ｚ方向側）に配設されている下遮蔽電極（下遮蔽電極２３、下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ）を含む構成としてもよい。
　上記構成によれば、遮蔽電極は、基板側に配設されている下遮蔽電極を含むので、対応するソース迂回部の基板側の電界を遮蔽することができる。
　本発明の態様３に係るアクティブマトリックス基板（６０，６１，６３）は、上記態様２において、前記ゲート線（３０）が形成された第１導電層（ゲート層１３）は、前記ソース線（３０）が形成された第２導電層（ソース層１５）よりも前記基板側（－Ｚ方向側）に積層されており、前記下遮蔽電極（２３）は、前記第１導電層から形成されている構成としてもよい。
　上記構成によれば、下遮蔽電極は、ゲート線が形成された第１導電層から形成されている。このため、下遮蔽電極を、ゲート線、第１導電層から形成されている別の配線または電極、あるいは、第１導電層よりも基板側に積層された別の導電層から形成されている別の配線または電極に、容易に接続することができる。
　第１導電層または第１導電層よりも基板側に積層された別の導電層から形成されている別の配線は、例えば、基板上に配設されている共通電極、共通電極に共通電位を供給するための配線、補助容量配線、高電位電源線、および、低電位電源線などである。
　本発明の態様４に係るアクティブマトリックス基板（６０）は、上記態様３において、前記ゲート線（２０）の一部は、前記内非表示領域（Ａ２）を通るゲート迂回部（２１）を含み、前記下遮蔽電極（２３）の一部または全部（ゲート迂回部２１および／または拡張部２２）は、前記ゲート迂回部に接続されている構成としてもよい。
　上記構成によれば、下遮蔽電極の一部または全部は、ゲート迂回部に接続されている。ゲート線の電位は、（ｉ）対応する画素電極が書き込まれる走査期間を除いて、画素トランジスタのソースドレイン間を非通電状態に維持するオフ電圧であり、（ｉｉ）対応する画素電極が書き込まれる走査期間のみ、画素トランジスタのソースドレイン間を通電状態に維持するオン電位である。
　このため、ゲート線の電位と、ゲート迂回部に接続されている下遮蔽電極の一部または全部の電位とは、実質的に、オフ電位の定電位と見なすことができる。このため、下遮蔽電極の該一部または全部の電位変動によるソース線の電位変動を低減できる。
　本発明の態様５に係るアクティブマトリックス基板（６２，６３）は、上記態様１～４の何れか１態様において、前記遮蔽電極は、対応するソース迂回部（２１）よりも前記基板の反対側（＋Ｚ方向側）に配設されている上遮蔽電極（５１）を含む構成としてもよい。
　上記構成によれば、遮蔽電極は、基板の反対側に配設されている上遮蔽電極を含むので、ソース迂回部の基板の反対側の電界を遮蔽することができ、隣接するソース迂回部の間の寄生容量を低減できる。
　本発明の態様６に係るアクティブマトリックス基板（６２，６３）は、上記態様５において、前記画素電極（５０）が形成された第３導電層（第２透明導電層１９）は、前記ソース線（３０）が形成された第２導電層（ソース層１５）よりも前記基板の反対側（＋Ｚ方向側）に積層されており、前記上遮蔽電極（５１）は、前記第３導電層から形成されている構成としてもよい。
　上記構成によれば、上遮蔽電極は、画素電極が形成された第３導電層から形成されている。このため、上遮蔽電極を、第３導電層から形成されている別の配線または電極に、あるいは、第３導電層よりも基板の反対側に積層された別の導電層から形成されている別の配線または電極に、容易に接続することができる。
　本発明の態様７に係るアクティブマトリックス基板（６２，６３）は、上記態様５において、共通電極（５２）をさらに備え、前記共通電極（５２）が形成された第４導電層（第１透明導電層１７）は、前記ソース線（３０）が形成された第２導電層（ソース層１５）よりも前記基板の反対側（＋Ｚ方向側）に積層されており、前記上遮蔽電極（５１）は、前記第４導電層から形成されている構成としてもよい。
　上記構成によれば、上遮蔽電極は、共通電極が形成された第４導電層から形成されている。このため、上遮蔽電極を、第４導電層から形成されている共通電極に、あるいは、第４導電層よりも基板の反対側に積層された別の導電層から形成されている別の配線または電極に、容易に接続することができる。
　本発明の態様８に係るアクティブマトリックス基板（６０～６３）は、上記態様１～７の何れか１態様において、前記遮蔽電極（下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ、および／または、上遮蔽電極５１）の一部または全部は、定電位の電極または配線に接続されている構成としてもよい。
　上記構成によれば、遮蔽電極の一部または全部は、定電位の電極または配線に接続されているので、遮蔽電極の該一部または全部の電位は定電位である。したがって、遮蔽電極の該一部または全部の電位変動によるソース線の電位変動を低減できる。
　定電位の電極または配線は、例えば、基板上に配置されている共通電極、共通電極に共通電位を供給するための配線、補助容量配線、高電位電源線、低電位電源線、および、遮蔽電極を接地するための専用の接地配線などである。なお、遮蔽電極の一部または全部が接続されている接続先の電位は、接地電位または接地電位近傍であることがより好ましい。
　本発明の態様９に係るアクティブマトリックス基板（６０～６３）は、上記態様１～８の何れか１態様において、前記遮蔽電極（下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ、および／または、上遮蔽電極５１）と、対応するソース迂回部（３１）との間には、絶縁層（第１層間絶縁膜１４、第２層間絶縁膜１６、第３層間絶縁膜１８）のみが挟まれている構成としてもよい。
　上記構成によれば、遮蔽電極と、対応するソース迂回部との間には、絶縁層のみが挟まれている。したがって、半導体層が挟まれておらず、遮蔽電極と対応するソース迂回部との間の結合容量が変動しないので、遮蔽電極は、ソース迂回部の電界を安定的に遮蔽することができる。
　また、別の導電層が挟まれていないので、遮蔽電極は、ゲート線に対して該遮蔽電極が積層されている側の導電層に関して、対応するソース迂回部に最も近い導電層から形成されている。したがって、遮蔽電極と対応するソース迂回部との間の距離が小さく、遮蔽電極と対応するソース迂回部との間の結合容量が大きいので、遮蔽電極は、ソース迂回部の電界を効果的に遮蔽することができる。
　本発明の態様１０に係るアクティブマトリックス基板（６０～６３）は、上記態様１～９の何れか１態様において、前記遮蔽電極（下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ、および／または、上遮蔽電極５１）の幅は、対応するソース迂回部（３１）の幅よりも、大きい構成としてもよい。
　上記構成によれば、遮蔽電極の幅は、対応するソース迂回部の幅よりも、大きい。このため、遮蔽電極は、対応するソース迂回部の電界を、効果的に遮蔽することができる。
　本発明の態様１１に係るアクティブマトリックス基板は、上記態様１～１０の何れか１態様において、前記遮蔽電極（下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ、および／または、上遮蔽電極５１）は、対応するソース迂回部（３１）に沿うように配設されている構成としてもよい。
　上記構成によれば、遮蔽電極は、対応するソース迂回部に沿うように配設されているので、ソース迂回部の大部分と重畳することができる。このため、遮蔽電極は、対応するソース迂回部の電界を、効果的に遮蔽することができる。
　本発明の態様１２に係る表示装置（液晶表示パネル７０）は、上記態様１～１１の何れか１態様におけるアクティブマトリックス基板（６０～６３）を備える構成としてもよい。
　本発明の態様１３に係るアクティブマトリックス基板（６０～６３）の製造方法は、基板（絶縁基板１）に、開口領域（Ａ１）と、前記開口領域の外側の内非表示領域（Ａ２）と、前記内非表示領域の外側の表示領域（Ａ３）と、を設定する第１工程と、前記開口領域を迂回するように前記基板上に、複数のゲート線（２０）を延設する第２工程と、前記開口領域を迂回するように前記基板上に、前記ゲート線と交差する複数のソース線（３０）を前記基板上に延設する第３工程と、前記表示領域のみにおける前記ゲート線と前記ソース線との交点に対応するように、複数の画素電極（５０）を前記基板上の前記表示領域に配設する第４工程と、を含み、前記ソース線の一部は、前記内非表示領域を通るソース迂回部（２１）を含み、前記ソース迂回部の一部または全部と平面視で重畳するように、遮蔽電極（下遮蔽電極２３として機能するゲート迂回部２１と拡張部２２と分離部２４との少なくとも何れか１つ、および／または、上遮蔽電極５１）を前記基板上の前記内非表示領域に配設する第５工程をさらに含む方法である。
　上記製造方法によれば、ゲート線およびソース線は、開口領域を迂回するように、延設されている。このため、ゲート線およびソース線を破損することなく、開口領域に開口を形成できる。
　上記製造方法によれば、遮蔽電極は、ソース迂回部の一部または全部と重畳するように、配設されているので、遮蔽電極は、対応するソース迂回部の電界を遮蔽する。このため、遮蔽電極は、対応するソース迂回部と、対応するソース迂回部に隣接するソース迂回部と、の間の寄生容量を低減できる。
　この寄生容量の低減によって、内非表示領域における隣接するソース線の駆動に起因するソース線の電位の変動量を低減することができるので、表示画像への影響を低減することができる。このため、表示領域のソース迂回部を備えるソース線に対応する部分における表示品質の低下を低減することができる。あるいは、表示領域のソース迂回部を備えるソース線に対応する部分における表示品質を維持しながら、ソース迂回部の隣接間隔を狭くすることによって、ソース迂回部の配線スペースを小さくすることができるので、内非表示領域を小さくすることができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１　絶縁基板（基板）
１０　バッファ層
１１　半導体層
１２　ゲート絶縁膜（絶縁層）
１３　ゲート層（第１導電層）
１４　第１層間絶縁膜（絶縁層）
１５　ソース層（第２導電層）
１６　第２層間絶縁膜（絶縁層）
１７　第１透明導電層（第４導電層）
１８　第３層間絶縁膜（絶縁層）
１９　第２透明導電層（第３導電層）
２０　ゲート線
２１　ゲート迂回部（遮蔽電極、下遮蔽電極）
２２　拡張部（遮蔽電極、下遮蔽電極）
２３　下遮蔽電極（遮蔽電極）
２４　分離部（遮蔽電極、下遮蔽電極）
３０　ソース線
３１　ソース迂回部
４０　画素トランジスタ
４１　画素トランジスタのゲート電極
４２　画素トランジスタのソース電極
４３　画素トランジスタのドレイン電極
４４　画素トランジスタのチャネル
５０　画素電極
５１　上遮蔽電極
６０、６１、６２、６３　アクティブマトリックス基板
６４　開口
７０　表示パネル
７１　対向基板
７２　液晶層
７３　封止材
７４　ゲートドライバ
７５　ソースドライバ
７６　制御回路
８０　腕時計
８１　時針
８２　分針
８３　秒針
８４　駆動軸
８５　内額縁
８６　外装
Ａ１　開口領域
Ａ２　内非表示領域
Ａ３　表示領域
Ａ４　外非表示領域
Ａ５　切除領域

Claims (13)

  1. 　開口領域と、前記開口領域の外側の内非表示領域と、前記内非表示領域の外側の表示領域と、が設定された基板と、
    　前記開口領域を迂回するように前記基板上に延設された、複数のゲート線および前記ゲート線と交差する複数のソース線と、
    　前記表示領域のみにおける前記ゲート線と前記ソース線との交点に対応するように、前記基板上の前記表示領域に配設された複数の画素電極と、を備え、
    　前記ソース線の一部または全部は、前記内非表示領域を通るソース迂回部を含み、
    　前記ソース迂回部の一部または全部と平面視で重畳するように、前記基板上の前記内非表示領域に配設された遮蔽電極をさらに備えることを特徴とするアクティブマトリックス基板。
  2. 　前記遮蔽電極は、対応するソース迂回部よりも前記基板側に配設されている下遮蔽電極を含むことを特徴とする請求項１に記載のアクティブマトリックス基板。
  3. 　前記ゲート線が形成された第１導電層は、前記ソース線が形成された第２導電層よりも前記基板側に積層されており、
    　前記下遮蔽電極は、前記第１導電層から形成されていることを特徴とする請求項２に記載のアクティブマトリックス基板。
  4. 　前記ゲート線の一部または全部は、前記内非表示領域を通るゲート迂回部を含み、
    　前記下遮蔽電極の一部または全部は、前記ゲート迂回部に接続されていることを特徴とする請求項３に記載のアクティブマトリックス基板。
  5. 　前記遮蔽電極は、対応するソース迂回部よりも前記基板の反対側に配設されている上遮蔽電極を含むことを特徴とする請求項１～４の何れか１項に記載のアクティブマトリックス基板。
  6. 　前記画素電極が形成された第３導電層は、前記ソース線が形成された第２導電層よりも前記基板の反対側に積層されており、
    　前記上遮蔽電極は、前記第３導電層から形成されていることを特徴とする請求項５に記載のアクティブマトリックス基板。
  7. 　共通電極をさらに備え、
    　前記共通電極が形成された第４導電層は、前記ソース線が形成された第２導電層よりも前記基板の反対側に積層されており、
    　前記上遮蔽電極は、前記第４導電層から形成されていることを特徴とする請求項５に記載のアクティブマトリックス基板。
  8. 　前記遮蔽電極の一部または全部は、定電位の電極または配線に接続されていることを特徴とする請求項１～７の何れか１項に記載のアクティブマトリックス基板。
  9. 　前記遮蔽電極と、対応するソース迂回部との間には、絶縁層のみが挟まれていることを特徴とする請求項１～８の何れか１項に記載のアクティブマトリックス基板。
  10. 　前記遮蔽電極の幅は、対応するソース迂回部の幅よりも、大きいことを特徴とする請求項１～９の何れか１項に記載のアクティブマトリックス基板。
  11. 　前記遮蔽電極は、対応するソース迂回部に沿うように配設されていることを特徴とする請求項１～１０の何れか１項に記載のアクティブマトリックス基板。
  12. 　請求項１～１１の何れか１項に記載のアクティブマトリックス基板を備えることを特徴とする表示装置。
  13. 　基板に、開口領域と、前記開口領域の外側の内非表示領域と、前記内非表示領域の外側の表示領域と、を設定する第１工程と、
    　前記開口領域を迂回するように前記基板上に、複数のゲート線を延設する第２工程と、
    　前記開口領域を迂回するように前記基板上に、前記ゲート線と交差する複数のソース線を延設する第３工程と、
    　前記表示領域のみにおける前記ゲート線と前記ソース線との交点に対応するように、複数の画素電極を前記基板上の前記表示領域に配設する第４工程と、を含み、
    　前記ソース線の一部または全部は、前記内非表示領域を通るソース迂回部を含み、
    　前記ソース迂回部の一部または全部と平面視で重畳するように、遮蔽電極を前記基板上の前記内非表示領域に配設する第５工程をさらに含むことを特徴とするアクティブマトリックス基板の製造方法。
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