KR20080008704A - 표시기판, 그 제조방법 및 이를 갖는 표시장치 - Google Patents

표시기판, 그 제조방법 및 이를 갖는 표시장치 Download PDF

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Abstract

표시기판은 화소, 신호전송라인, 제1 절연층 및 테스트 신호 입력부를 포함한다. 상기 화소는 절연기판 상에 배치된다. 상기 신호전송라인은 상기 절연기판 상에 배치되어 영상신호를 전송한다. 상기 제1 절연층은 상기 신호전송라인 상에 배치되고 상기 신호전송라인의 일부를 노출하는 콘택홀을 포함한다. 상기 테스트 신호 입력부는 상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부, 및 상기 연장부에 전기적으로 연결되는 테스트 신호 패드를 구비하고, 상기 제1 절연층 상에 배치된다. 따라서, 불량 및 제조비용이 감소한다.

Description

표시기판, 그 제조방법 및 이를 갖는 표시장치{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING THE SAME AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 표시기판을 나타내는 평면도이다.
도 2는 상기 도 1의 A부분의 확대 평면도이다.
도 3은 상기 도 2의 I-I라인의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 평면도이다.
도 6 내지 도 15는 본 발명의 일 실시예에 따른 표시기판의 제조방법을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 표시장치를 나타내는 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 표시장치를 나타내는 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 표시기판을 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
DA : 화소영역 PA : 주변영역
TA : 테스트 패드 영역 TL : 트리밍 라인
102 : 블랙 매트릭스 104 : 컬러필터
105 : 실런트 106 : 공통전극
108 : 액정층 116 : 패시베이션막
119 : 제1 콘택홀 120 : 절연 기판
126 : 게이트 절연막 137 : 반도체 패턴
141 : 제2 테스트 신호 입력부 151 : 제1 테스트 신호 입력부
151a : 제1 연장부 151b : 제1 테스트 신호 패드
152 : 제2 콘택홀 153 : 제3 콘택홀
154 : 커버 패턴 155 : 신호전송라인
156 : 단락부 160 : 게이트 구동부
170 : 통합 패드부 180 : 트리밍 레이저
본 발명은 표시기판, 그 제조방법 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 불량이 감소된 표시기판, 그 제조방법 및 이를 갖는 표시장치에 관한 것이다.
평판표시장치는 얇은 두께, 가벼운 무게, 낮은 소비전력 등의 특징을 가져서 널리 사용되고 있다.
평판표시장치는 일반적으로 복수개의 스위칭 소자들 및 상기 스위칭 소자들에 신호를 인가하는 복수개의 배선들이 형성된 표시기판을 포함한다.
상기 표시기판은 복수의 박막공정들 및 복수의 사진식각공정들을 통하여 형성 된다. 상기 박막공정들 및 상기 사진식각공정들이 완료된 후에, 상기 표시기판의 불량을 검사한다. 그러나, 상기 배선들의 폭이 작아서, 상기 배선들에 직접 검사신호를 인가하는 것이 어려우므로 추가적인 도전패턴들을 통하여 상기 배선들에 상기 검사신호를 인가한다.
그러나, 후속공정에서 외부로 노출된 상기 도전패턴들에 정전기가 인가되는 경우, 정전기에 무방비한 상기 스위칭 소자들 및 상기 배선들이 열화되어, 상기 표시기판에 정전기에 의한 불량이 발생된다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 불량이 감소된 표시기판을 제공한다.
또한, 본 발명은 상기 표시기판의 제조방법을 제공한다.
또한, 본 발명은 상기 표시기판을 갖는 표시장치를 제공한다.
본 발명의 일 특징에 따른 표시기판은 화소, 신호전송라인, 제1 절연층 및 테스트 신호 입력부를 포함한다. 상기 화소는 절연기판 상에 배치된다. 상기 신호전송라인은 상기 절연기판 상에 배치되어 영상신호를 전송한다. 상기 제1 절연층은 상기 신호전송라인 상에 배치되고 상기 신호전송라인의 일부를 노출하는 콘택홀을 포함한다. 상기 테스트 신호 입력부는 상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부, 및 상기 연장부에 전기적으로 연결되는 테스트 신호 패드를 구비하고, 상기 제1 절연층 상에 배치된다.
본 발명의 다른 특징에 따른 표시기판의 제조방법에 있어서, 절연 기판 상에 영상신호를 스위칭 소자로 전송하는 신호전송라인을 형성한다. 상기 절연 기판 상에 상기 신호전송라인을 커버하고 상기 신호전송라인의 일부를 노출하는 콘택홀을 구비한 제1 절연층을 형성한다. 상기 제1 절연층 상에 상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부, 및 상기 연장부에 전기적으로 연결되는 테스트 신호 패드를 형성한다. 상기 테스트 신호 패드에 테스트신호를 인가하여 상기 스위칭 소자 및 상기 신호전송라인을 테스트한다. 상기 테스트 신호 패드에 인접하는 연장부에 레이저를 조사하여 상기 테스트 신호 패드를 상기 신호전송라인과 전기적으로 디스커넥트(disconnect)시킨다.
본 발명의 또 다른 특징에 따른 표시장치는 표시기판, 대향기판 및 액정층을 포함한다. 상기 표시기판은 절연기판 상에 배치되고 영상을 표시하는 화소와, 상기 절연기판 상에 배치되어 상기 영상신호를 전송하는 신호전송라인과, 상기 신호전송라인 상에 배치되고 상기 신호전송라인의 일부를 노출하는 콘택홀을 포함하는 제1 절연층과, 상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부 및 상기 연장부에 인접하여 배치되고 상기 신호전송라인과 전기적으로 절연되는 테스트 신호 패드를 구비하고 상기 제1 절연층 상에 배치되는 테스트 신호 입력부를 포함한다. 상기 대향기판은 상기 표시기판을 마주본다. 상기 액정층은 상기 표시기판과 상기 대향기판의 사이에 개재된 다.
이러한 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치에 따르면, 상기 테스트 신호 입력부가 상기 게이트 절연막 상에 배치되어 상기 레이저 트리밍을 통하여 용이하게 디스커넥트 될 수 있다. 따라서, 정전기로부터 상기 표시기판을 보호한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 나타내는 평면도이다. 도 2는 상기 도 1의 A부분의 확대 평면도이다. 도 3은 상기 도 2의 I-I라인의 단면도이다.
도 1을 참조하면, 표시기판은 절연 기판을 포함하고, 영상이 표시되는 화소 영역(DA), 상기 화소영역(DA)을 포위하는 주변 영역(PA) 및 테스트신호가 인가되는 테스트 패드 영역(TA)이 정의된다. 상기 테스트 패드 영역(TA)은 상기 주변 영역(PA)에 인접하며, 상기 표시기판의 외곽에 배치된다. 상기 주변 영역(PA)과 상기 테스트 패드 영역(TA)의 사이에는 레이저가 조사되는 트리밍 라인(TL)이 배치된다.
상기 절연 기판은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 상기 유리는 무알칼리 특성이다. 상기 유리가 알칼리 특성인 경우, 상기 유리에서 알칼리 이온이 액정 셀 중에 용출되면 액정 비저항이 저하되어 표시 특성이 변하게 되고, 액정을 밀봉하는 씰런트와 유리와의 부착력을 저하시키고, 스위칭 소자의 동작에 악영향을 준다.
이때, 상기 절연 기판이 트리아세틸셀룰로오스 (Triacetylcellulose; TAC), 폴리카보네이트 (Polycarbonate; PC), 폴리에테르설폰 (Polyethersulfone; PES), 폴리에틸렌테라프탈레이트 (Polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate; PEN), 폴리비닐알콜 (Polyvinylalcohol; PVA), 폴리메틸메타아크릴레이트 (Polymethylmethacrylate; PMMA), 싸이클로올핀 폴리머 (Cyclo-Olefin Polymer; COP) 등을 포함할 수도 있다.
본 실시예에서, 상기 절연 기판은 광학적으로 등방성이다. 이때, 상기 절연기판이 이방성일 수도 있다.
상기 화소 영역(DA) 내에는 복수개의 게이트 라인들(G1, ... Gn), 상기 게이트 라인들(G1, ... Gn)과 교차하는 복수개의 데이터 라인들(D1, ... Dm) 및 상기 게이트 라인들(G1, ... Gn) 및 상기 데이터 라인들(D1, ... Dm)에 의해 정의되어 매트릭스 형상으로 배열된 복수개의 화소들을 포함한다. 상기 게이트 라인들(G1, ... Gn), 상기 데이터 라인들(D1, ... Dm) 및 상기 화소들은 상기 절연 기판 상에 형성된다.
상기 각 화소는 상기 게이트 라인들(G1, ... Gn) 중의 하나 및 상기 데이터 라인들(D1, ... Dm) 중의 하나에 전기적으로 연결된 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)에 전기적으로 연결된 화소전극(PE)을 포함한다. 상기 박막 트랜지스터(TFT)는 스위칭 소자의 역할을 한다. 상기 각 화소는 상기 화소전극(PE)과 공통전극(도시되지 않음) 사이의 전위차를 유지시켜주는 스토리지 캐패시터(도시되지 않음)를 더 포함할 수도 있다.
상기 주변영역(PA)에는 게이트 구동부(160), 제1 테스트 신호 입력부(151)의 제1 연장부(151a)의 일부, 제2 테스트 신호 입력부(141)의 제2 연장부(141a)의 일부, 신호전송라인(155) 및 통합 패드부(170)가 형성된다. 본 실시예에서, 상기 게이트 구동부(160)는 상기 테스트 패드 영역(TA)과 이격되어 상기 표시기판의 일 측에 배치된다.
상기 게이트 구동부(160)는 상기 통합 패드부(170) 및 상기 신호전송라인(155)을 통하여 인가된 게이트 구동신호들을 인가받아 상기 게이트 라인들(G1, ... Gn)에 게이트 신호들을 순차적으로 인가한다. 본 실시예에서, 상기 게이트 구동부(160)는 쉬프트 레지스터를 포함하고, 상기 게이트 구동신호들은 공통전압(Vcom), 개시신호(STV), 제1 클럭신호(Vck), 제2 클럭신호(Vckb), 제1 구동전압(Von) 및 제2 구동전압(Voff)을 포함한다. 상기 게이트 구동부(160)는 상기 표시기판 상에 직접 형성된다. 이때, 상기 게이트 구동부(160)가 별도의 칩을 포함하거나, 연성회로기판을 포함할 수도 있다.
도 2 및 도 3을 참조하면, 상기 박막 트랜지스터(TFT), 상기 제1 테스트 신호 입력부(151), 상기 제2 테스트 신호 입력부(141) 및 상기 신호전송라인(155)은 상기 절연 기판(120) 상에 배치된다.
상기 박막 트랜지스터(TFT)는 게이트 전극(118b), 게이트 절연막(126), 반도체 패턴(137), 소오스 전극(118a) 및 드레인 전극(118c)을 포함한다.
상기 게이트 전극(118b)은 상기 절연 기판(120) 상에 배치되고, 상기 게이트 라인들(G1, ... Gn) 중의 하나와 전기적으로 연결된다.
상기 게이트 절연막(126)은 상기 게이트 전극(118b) 및 상기 게이트 라인들(G1, ... Gn)을 커버하여, 상기 게이트 전극(118b) 및 상기 게이트 라인들(G1, ... Gn)을 상기 반도체 패턴(137), 상기 소오스 전극(118a) 및 상기 드레인 전극(118c)과 전기적으로 절연한다. 본 실시예에서, 상기 게이트 절연막(126)은 실리콘 질화물, 실리콘 산화물 등의 광을 투과시키는 절연물질을 포함한다.
상기 반도체 패턴(137)은 아몰퍼스 실리콘 패턴(137a) 및 n+ 아몰퍼스 실리콘 패턴(137b)을 포함한다. 상기 아몰퍼스 실리콘 패턴(137a)은 상기 게이트 전극(118b)에 대응하여 상기 게이트 절연막(126) 상에 배치된다. 상기 n+ 아몰퍼스 실리콘 패턴(137b)은 상기 아몰퍼스 실리콘 패턴(137a) 상에 서로 이격되어 배치된 2개의 패턴들을 포함한다.
상기 소오스 전극(118a)은 상기 n+ 아몰퍼스 실리콘 패턴(137b)의 패턴들 중의 하나 상에 배치되고, 상기 데이터 라인들(D1, ... Dm) 중의 하나에 전기적으로 연결된다.
상기 드레인 전극(118c)은 상기 n+ 아몰퍼스 실리콘 패턴(137b)의 패턴들 중의 나머지 하나 상에 배치되고, 상기 화소전극(PE)에 전기적으로 연결된다.
상기 반도체층 패턴(137), 상기 소오스 전극(118a) 및 상기 드레인 전극(118c) 상에는 패시베이션막(116)이 형성된다. 상기 패시베이션막(116)은 상기 드레인 전극(118c)의 일부를 노출하는 제1 콘택홀(119)이 형성되어, 상기 드레인 전극(118c)은 상기 화소전극(PE)과 상기 제1 콘택홀(119)을 통하여 전기적으로 연결된다. 본 실시예에서, 상기 패시베이션막(116)은 실리콘 질화물, 실리콘 산화물 등의 광을 투과시키는 절연물질을 포함한다. 이때, 상기 패시베이션막(116) 상에 유기절연막(도시되지 않음), 컬러필터 등이 배치될 수도 있다.
상기 화소전극(PE)은 상기 제1 콘택홀(119)을 통하여 상기 드레인 전극(118c)과 전기적으로 연결된다. 본 실시예에서, 상기 화소전극(PE)은 산화인듐주석(Indium Tin Oxide; ITO), 산화인듐아연(Indium Zinc Oxide; IZO), 등을 포함한다.
본 실시예에서, 상기 신호전송라인(115)은 상기 게이트 라인(118b)과 동일한 층으로부터 형성되어, 상기 절연기판(120)과 상기 게이트 절연막(126)의 사이에 배치된다. 상기 신호전송라인(115)의 수는 상기 게이트 구동신호들의 수에 대응된다.
상기 제1 테스트 신호 입력부(151)는 상기 데이터 라인들(D1, ... Dm)과 동일한 층으로부터 형성되고, 상기 게이트 절연막(126)과 상기 패시베이션막(116)의 사이에 배치된다. 상기 제1 테스트 신호 입력부(151)는 제1 연장부(151a) 및 상기 제1 연장부(151a)에 전기적으로 연결된 제1 테스트 신호 패드(151b)를 포함한다.
상기 제1 연장부(151a)는 상기 테스트 패드 영역(TA)에 인접하는 상기 주변 영역(PA)내에 배치된다. 상기 제1 연장부(151a)는 상기 게이트 절연막(126)에 형성된 제2 콘택홀(152)을 통하여 상기 각 신호전송라인(155)에 전기적으로 연결되고, 상기 트리밍 라인(TL)을 지나서 상기 표시기판의 상기 테스트 패드 영역(TA) 쪽으로 연장된다. 본 실시예에서, 상기 제1 연장부(151a)는 직선형상을 갖는다. 그러나, 상기 제1 연장부(151a)가 L-형상, S-형상 등 다양한 형상을 가질 수도 있다.
상기 제1 테스트 신호 패드(151b)는 상기 테스트 패드 영역(TA) 내에 배치된 다. 상기 패시베이션막(116)에는 제3 콘택홀(153)이 더 형성되어 상기 제1 테스트 신호 패드(151b)를 노출된다. 본 실시예에서, 상기 제3 콘택홀(153)이 상기 제1 테스트 신호 패드(151b)의 전부를 노출한다. 이때, 상기 제3 콘택홀(153)이 상기 제1 테스트 신호 패드(151b)의 일부만 노출할 수도 있다.
상기 제2 테스트 신호 입력부(141)은 상기 데이터 라인들(D1, ... Dm)과 동일한 층으로부터 형성되고, 상기 데이터 라인들(D1, ... Dm) 중의 하나에 전기적으로 연결된다. 상기 제2 테스트 신호 입력부(141)은 상기 게이트 절연막(126)과 상기 패시베이션막(116)의 사이에 배치된다. 상기 제2 테스트 신호 입력부(141)는 제2 연장부(141a) 및 상기 제2 연장부(141a)와 전기적으로 연결된 제2 테스트 신호 패드(141b)를 포함한다.
상기 제2 연장부(141a)는 상기 테스트 패드 영역(TA)에 인접하는 상기 주변 영역(PA)내에 배치된다. 상기 제2 연장부(141a)는 동일한 층에 형성된 상기 데이터 라인들(D1, ... Dm) 중의 하나에 전기적으로 연결되고, 상기 트리밍 라인(TL)을 지나서 상기 표시기판의 상기 테스트 패드 영역(TA) 쪽으로 연장된다. 본 실시예에서, 상기 제2 연장부(141a)는 직선형상을 갖는다. 그러나, 상기 제2 연장부(141a)가 L-형상, S-형상 등 다양한 형상을 가질 수도 있다.
상기 제2 테스트 신호 패드(141b)는 상기 테스트 패드 영역(TA) 내에 배치된다. 상기 패시베이션막(116)에는 제4 콘택홀(143)이 더 형성되어 상기 제2 테스트 신호 패드(141b)를 노출된다. 본 실시예에서, 상기 제4 콘택홀(143)이 상기 제2 테스트 신호 패드(141b)의 전부를 노출한다. 이때, 상기 제4 콘택홀(143)이 상기 제2 테스트 신호 패드(141b)의 일부만 노출할 수도 있다.
상기 표시기판을 테스트하기 위하여, 상기 제1 테스트 신호 입력부(151) 및 상기 제2 테스트 신호 입력부(141)에 각각 제1 테스트 신호들 및 제2 테스트 신호들을 인가한다. 상기 제1 테스트 신호들은 상기 신호전송라인(155)을 통하여 상기 게이트 구동부(160)에 인가되고, 상기 제2 테스트 신호들은 상기 데이터 라인들(D1, ...Dm)에 인가되어, 상기 화소들이 테스트된다. 상기 제1 테스트 신호들은 상기 게이트 구동신호들에 대응되고, 상기 제2 테스트 신호들은 데이터 신호들에 대응된다. 이때, 두 개 이상의 상기 데이터 라인들(D1, ... Dm)에 동일한 제2 테스트 신호들이 인가될 수도 있다.
상기 통합 패드부(170)는 게이트 패드들(171) 및 데이터 패드들(172)을 포함한다. 상기 게이트 패드들(171)은 상기 절연기판(120) 상에 배치되고, 상기 신호전송라인(155)에 전기적으로 연결된다. 상기 게이트 패드들(171)은 상기 게이트 절연막(126) 및 상기 패시베이션막(116) 내에 형성된 콘택홀들(도시되지 않음)을 통하여 노출된다. 상기 데이터 패드들(172)은 상기 게이트 절연막(126) 상에 배치되고, 상기 데이터 라인들(D1, ... Dm)에 전기적으로 연결된다. 상기 데이터 패드들(172)은 상기 패시베이션막(116) 내에 형성된 콘택홀들(도시되지 않음)을 통하여 노출된다.
상기 통합 패드부(170)에는 구동칩(도시되지 않음)이 실장된다. 상기 구동칩은 상기 게이트 패드들(171) 및 상기 데이터 패드들(172)을 통하여 상기 신호전송라인(155) 및 상기 데이터 라인들(D1, Dm)에 전기적으로 연결되어 상기 게이트 구동신호들 및 상기 데이터 신호들을 상기 표시기판으로 전달한다. 이때, 통합인쇄회로기판이 상기 표시기판 상에 직접 형성될 수도 있다.
상기 테스트가 완료된 후에, 상기 트리밍 라인(TL)을 따라서, 레이저를 조사하여 상기 제1 테스트 신호 패드(151b) 및 상기 제2 테스트 신호 패드(141b)를 각각 상기 신호전송라인(155) 및 상기 데이터 라인들(D1, ... Dm)과 전기적으로 디스커넥트(Disconnect)시킨다.
상기 제1 테스트 신호 패드(151b) 및 상기 제2 테스트 신호 패드(141b)는 상기 제3 콘택홀(153) 및 상기 제4 콘택홀(143)을 통하여 노출되어 있어서, 후속공정 중에 외부의 정전기가 유입되는 통로로 작용할 수 있다. 그러나, 본 실시예에서, 레이저를 이용하는 트리밍 공정을 통하여 상기 제1 테스트 신호 패드(151b) 및 상기 제2 테스트 신호 패드(141b)는 상기 신호전송라인(155) 및 상기 데이터 라인들(D1, ... Dm)과 전기적으로 절연시킨다. 따라서, 후속공정 중에 발생하는 정전기가 상기 신호전송라인(155) 및 상기 데이터 라인들(D1, ... Dm)에 인가되어 상기 데이터 구동부(160) 및 상기 화소들이 열화되는 것을 방지한다.
또한, 본 실시예에서는, 상기 제1 연장부(151a) 및 상기 제2 연장부(141b)이 상기 트리밍 라인(TL)과 교차하고 있다. 따라서, 상기 레이저를 상기 트리밍 라인(TL)을 따라서 조사하면, 상기 제1 연장부(151a) 및 상기 제2 연장부(141b)가 용이하게 디스커넥트될 수 있다.
더욱이, 상기 제1 테스트 신호 입력부(151) 및 상기 제2 테스트 신호 입력부(141)가 상기 데이터 라인들(D1, ... Dm)과 동일한 층으로부터 형성되어, 상기 데이터 라인들(D1, ... Dm)의 하부에 배치된 상기 게이트 라인들(G1, ... Gn)과 동일한 층으로부터 형성된 테스트 신호 입력부에 비해서 용이하게 디스커넥트될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 단면도이다. 본 실시예에서, 커버 패턴을 제외한 나머지 구성요소들은 도 1 내지 도 3에 도시된 표시기판과 동일하므로 중복되는 설명은 생략한다.
도 4를 참조하면, 상기 커버 패턴(154)은 제3 콘택홀(153)을 통하여 노출된 제1 테스트 신호 패드(151b)를 커버한다. 본 실시예에서, 상기 커버 패턴(154)은 상기 화소전극(PE)과 동일한 층으로부터 형성되고, 동일한 투명한 도전성 물질을 포함한다. 상기 커버 패턴(154)의 크기는 평면상에서 볼 때 상기 제1 테스트 신호 패드(151b)의 크기보다 크다.
또한, 보조 커버 패턴(도시되지 않음)이 제4 콘택홀(도 2의 143)을 통하여 노출된 제2 테스트 신호 패드(도 2의 141b)를 커버한다. 본 실시예에서, 상기 보조 커버 패턴(도시되지 않음)은 상기 화소전극(PE) 및 상기 커버 패턴과 동일한 층으로부터 형성되고, 동일한 투명한 도전성 물질을 포함한다. 상기 보조 커버 패턴의 크기는 평면상에서 볼 때 상기 제2 테스트 신호 패드(141b)의 크기보다 크다.
따라서, 상기 제1 테스트 신호 패드(151b) 보다 큰 크기를 갖는 상기 커버 패턴(154)이 상기 제1 테스트 신호 패드(151b) 상에 배치되어, 제1 테스트 신호를 상기 제1 테스트 신호 패드(151b)에 용이하게 인가할 수 있다. 또한, 상기 제2 테스트 신호 패드(141b) 보다 큰 크기를 갖는 상기 보조 커버 패턴이 상기 제2 테스 트 신호 패드(141b) 상에 배치되어, 제2 테스트 신호를 상기 제2 테스트 신호 패드(141b)에 용이하게 인가할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 평면도이다. 본 실시예에서, 제1 테스트 신호 입력부 및 제2 테스트 신호 입력부를 제외한 나머지 구성요소들은 도 1 내지 도 3에 도시된 표시기판과 동일하므로 중복되는 설명은 생략한다.
도 5를 참조하면, 상기 제1 테스트 신호 입력부(157)은 제1 연장부(157a) 및 제1 테스트 신호 패드(157b)를 포함한다. 본 실시예에서, 상기 제1 연장부(157a)는 L-형상을 갖는다.
상기 제2 테스트 신호 입력부(147)은 제2 연장부(147a) 및 제2 테스트 신호 패드(147b)를 포함한다. 본 실시예에서, 상기 제2 연장부(147a)는 L-형상을 갖는다.
본 실시예에서, 상기 제1 연장부(157a) 및 상기 제2 연장부(147a)가 L-형상을 가져서, 직선형상을 갖는 연장부들에 비해 인접하게 배치된다. 또한, 상기 제1 연장부(157a) 및 상기 제2 연장부(147a)의 위치를 변경할 수 있다. 따라서, 상기 제1 연장부(157a) 및 상기 제2 연장부(147a)와 다른 배선들과의 전자기적 간섭이 감소된다.
도 6 내지 도 15는 본 발명의 일 실시예에 따른 표시기판의 제조방법을 나타내는 단면도들이다.
도 1 및 도 6을 참조하면, 절연기판(120) 상에 게이트 금속층(도시되지 않 음)을 형성한다. 상기 게이트 금속층은 단일층 또는 다중층 일 수 있다. 이어서, 사진식각공정을 통하여 상기 게이트 금속층을 식각하여 게이트 전극(118b), 게이트 라인들(G1, ... Gn) 및 신호전송라인들(155)을 형성한다. 상기 게이트 전극(118b) 및 상기 게이트 라인들(G1, ... Gn)은 표시영역(DA) 내에 형성되고, 상기 신호전송라인들(155)은 상기 표시영역(DA)을 포위하는 주변영역(PA) 내에 형성된다.
도 1 및 도 7을 참조하면, 상기 게이트 전극(118b) 및 상기 게이트 라인들(G1, ... Gn)이 형성된 절연기판(120) 상에 게이트 절연막(126) 및 원시 아몰퍼스 실리콘층(도시되지 않음)을 차례로 형성한다.
이어서, 상기 원시 아몰퍼스 실리콘층의 상부에 n+ 이온을 주입하여 아몰퍼스 실리콘층(131a) 및 n+ 아몰퍼스 실리콘층(132a)을 형성한다. 상기 아몰퍼스 실리콘층(131a)은 상기 게이트 절연막(126) 상에 배치되고, 상기 n+ 아몰퍼스 실리콘층(132a)은 상기 아몰퍼스 실리콘층(131a) 상에 배치된다.
이후에, 상기 n+ 아몰퍼스 실리콘층(132a) 상에 포토레지스트 필름(135a)을 형성한다.
계속해서, 상기 포토레지스트 필름(135a) 상에 마스크(139)를 정렬한다. 상기 마스크(139)는 차광부(139a), 투명부(139b) 및 반투명부(139c)를 포함한다. 상기 차광부(139a)는 반도체 패턴(도 3의 137)에 대응되고, 광을 차단한다. 상기 투명부(139b)는 제2 콘택홀(도 3의 152)에 대응되고, 광을 투과시킨다. 상기 반투명부(139c)는 상기 마스크(139)의 나머지 부분에 대응되고, 입사된 광의 일부를 투과시킨다. 본 실시예에서, 상기 반투명부(139c)는 복수의 슬릿들을 포함한다. 이때, 상기 반투명부(139c)가 반투명 패턴을 포함할 수도 있다.
이어서, 상기 마스크(139)를 통하여 상기 포토레지스트 필름(135a)을 노광한다.
도 7 및 도 8을 참조하면, 상기 노광된 포토레지스트 필름(135a)을 현상하여 제1 포토레지스트 패턴(135b)를 형성한다. 상기 투명부(139b)에 대응되는 포토레지스트 필름(135a)은 제거되어 상기 n+ 아몰퍼스 실리콘층(132a)의 일부를 노출한다. 상기 차광부(139a)에 대응되는 포토레지스트 필름(135a)은 잔류하고, 상기 반투명부(139c)에 대응되는 포토레지스트 필름(135a)은 부분적으로 제거된다. 상기 차광부(139a)에 대응되는 포토레지스트 필름(135a)의 두께(d1)는 상기 반투명부(139c)에 대응되는 포토레지스트 필름(135a)의 두께(d2)보다 두껍다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(135b)을 식각마스크로 이용하여 상기 제1 포토레지스트 패턴(135b)에 의해 노출된 n+ 아몰퍼스 실리콘층(132a), 상기 아몰퍼스 실리콘층(131a) 및 상기 게이트 절연막(126)을 부분적으로 제거하여, 상기 신호전송라인(155)의 일부를 노출한다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(135b)을 에싱(ashing)하여, 상기 제1 포토레지스트 패턴(135b)의 두께가 균일하게 감소한다. 따라서, 상기 반투명부(도 7의 139b)에 대응하는 제1 포토레지스트 패턴(135b)을 제거하여, 상기 반투명부(139b)에 대응하는 n+ 아몰퍼스 실리콘층(132a)이 노출되고 상기 반도체 패턴(도 3의 137)에 대응하는 제2 포토레지스트 패턴(135c)을 형성한다.
도 11을 참조하면, 상기 제2 포토레지스트 패턴(135c)을 식각마스크로 이용 하여 상기 제2 포토레지스트 패턴(135c)에 의해 노출된 n+ 아몰퍼스 실리콘층(132a) 및 상기 아몰퍼스 실리콘층(131a)을 부분적으로 제거하여, 아몰퍼스 실리콘 패턴(137a) 및 상기 아몰퍼스 실리콘 패턴(137a) 상에 배치된 원시 n+ 아몰퍼스 실리콘 패턴(132b)을 형성한다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(135c)을 제거하여, 상기 원시 n+ 아몰퍼스 실리콘 패턴(132b)을 노출시킨다.
도 1 및 도 13을 참조하면, 상기 아몰퍼스 실리콘 패턴(137a), 상기 n+ 아몰퍼스 실리콘 패턴(132b) 및 상기 제2 콘택홀(152)이 형성된 게이트 절연막(126) 상에 데이터 금속층(도시되지 않음)을 형성한다.
이어서, 사진식각공정을 이용하여 상기 데이터 금속층을 부분식각하여 데이터 라인들(D1, ... Dm), 소오스 전극(118a), 데이터 전극(118c), 제1 테스트 신호 입력부(151) 및 제2 테스트 신호 입력부(141)를 형성한다. 상기 제1 테스트 신호 입력부(151)는 제2 콘택홀(152)를 통하여 상기 신호전송라인(155)과 전기적으로 연결된다. 상기 제2 테스트 신호 입력부(141)는 상기 각 데이터 라인(D1, ... Dm)과 전기적으로 연결된다.
도 1 및 도 14를 참조하면, 상기 데이터 라인들(D1, ... Dm), 상기 소오스 전극(118a), 상기 데이터 전극(118c), 상기 제1 테스트 신호 입력부(151) 및 상기 제2 테스트 신호 입력부(141)가 형성된 상기 게이트 절연막(126) 상에 패시베이션막(116)을 형성한다. 이어서, 상기 패시베이션막(116)을 부분식각하여 상기 제1 테스트 신호 패드(151b)를 노출하는 제3 콘택홀(153) 및 상기 제2 테스트 신호 패 드(141b)를 노출하는 제4 콘택홀(143)을 형성한다.
도 1 및 15를 참조하면, 트리밍 레이저(180)를 이용하여 상기 트리밍 라인(TL)을 따라서 레이저를 조사하여 상기 표시기판에 상기 트리밍 라인을 따라서 단락부(156)를 형성한다. 본 실시예에서, 상기 단락부(156)는 그루브(Groove)이고, 상기 그루브의 깊이는 상기 패시베이션막(116) 및 상기 제1 연장부(151a)의 두께의 합보다 크고, 상기 패시베이션막(116), 상기 제1 연장부(151a) 및 상기 게이트 절연막(126)의 두께의 합보다 작다. 예를 들어, 상기 단락부(156)의 바닥은 상기 게이트 절연막(126) 내에 배치된다.
따라서, 상기 제1 연장부(151a) 및 상기 제2 연장부(141a)가 디스커넥트(Disconnect)되어 후속공정 중에 상기 제1 테스트 신호 패드(151b) 및 상기 제2 테스트 신호 패드(141b)에 인가된 정전기가 상기 제1 연장부(151a) 및 상기 제2 연장부(141a)를 통하여 상기 게이트 구동부(160) 및 상기 화소들로 인가되는 것을 방지한다.
도시되지는 않았지만, 상기 게이트 구동부(160) 및 상기 통합 패드부(170)도 상기 화소들, 상기 신호전송라인(155), 상기 제1 테스트 신호 입력부(151) 및 상기 제2 테스트 신호 입력부(141)와 함께 형성될 수 있다.
이때, 후속 공정을 통하여, 상기 트리밍 라인(TL)을 따라서 상기 테스트 패드 영역(TA)을 절단할 수도 있다.
본 실시예에 의하면, 상기 트리밍 라인(TL)을 따라서 상기 레이저를 조사하여 상기 제1 연장부(151a) 및 상기 제2 연장부(141a)를 용이하게 디스커넥 트(Disconnect)할 수 있다.
또한, 동일한 마스크(139)를 이용하여 상기 반도체 패턴(137) 및 상기 제2 콘택홀(152)을 형성하여 제조공정이 단순해지고 제조비용이 감소한다.
도 16은 본 발명의 일 실시예에 따른 표시장치를 나타내는 단면도이다.
도 16을 참조하면, 상기 표시장치는 표시기판(20), 대향기판(10) 및 액정층(108)을 포함한다.
상기 표시기판(20)의 구성요소들은 도 1 내지 도 3 및 도 15에 도시된 표시기판과 동일하므로 중복되는 설명은 생략한다.
상기 대향기판(10)은 상기 표시기판(20)을 마주보며, 대향절연기판(110), 블랙 매트릭스(102), 컬러필터(104) 및 공통전극(106)을 포함한다.
상기 대향절연기판(110)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 이때, 상기 대향 절연 기판(110)이 투명한 합성수지를 포함할 수도 있다.
상기 블랙 매트릭스(102)는 상기 대향절연기판(110)의 일부에 형성되어 광을 차단한다. 본 실시예에서, 상기 블랙 매트릭스(102)는 게이트 라인들(G1, ... Gn), 데이터 라인들(D1, ... Dm) 및 주변영역(PA)에 대응된다.
상기 컬러 필터(104)는 상기 블랙 매트릭스(102)가 형성된 상기 대향절연기판(110) 상에 형성되어 소정의 파장을 갖는 광만을 선택적으로 투과시킨다. 상기 컬러 필터(104)는 화소들에 대응된다.
상기 공통 전극(106)은 상기 블랙 매트릭스(102) 및 상기 컬러 필터(104)가 형성된 상기 대향절연기판(110)의 전면에 형성된다. 상기 공통 전극(106)은 산화인 듐주석(Indium Tin Oxide; ITO), 산화아연주석(Indium Zinc Oxide; IZO), 등과 같은 투명한 도전성 물질을 포함한다.
상기 표시기판(20)과 상기 대향기판(10)의 사이에 스페이서(도시되지 않음)가 배치되어 상기 표시기판(20)과 상기 대향기판(10) 사이의 거리를 유지한다.
상기 액정층(108)은 상기 표시기판(20)과 상기 대향기판(10)의 사이에 개재된다. 상기 액정층(108) 내의 액정은 상기 공통전극(106)과 화소전극(PE)의 사이에 인가된 전계에 의해 배열이 변경된다. 따라서, 상기 액정층(108)의 광투과도가 변하여 영상이 표시된다.
실런트(105)는 상기 표시기판(20)과 상기 대향기판(10)의 사이에서 상기 액정층(108)을 밀봉한다.
상기와 같은 본 실시예에 따르면, 상기 표시기판(20)이 게이트 절연막(126)에 형성된 제2 콘택홀(152)을 통하여 신호전송라인(155)과 전기적으로 연결되고 절연 기판(120)의 사이드 쪽으로 연장되는 제1 연장부(151a), 및 상기 제1 연장부(151a)에 전기적으로 연결되는 테스트 신호 패드(151b)를 구비하는 제1 테스트 신호 입력부(151)을 포함한다. 따라서, 정전기에 의한 불량이 감소한다.
도 17은 본 발명의 다른 실시예에 따른 표시장치를 나타내는 단면도이다.
상기 표시장치는 절연기판(320), 블랙 매트릭스(302), 구동 트랜지스터(TFT), 스위칭 트랜지스터(도시되지 않음), 게이트 라인(도시되지 않음), 데이터 라인(D1), 구동 라인(도시되지 않음), 게이트 절연막(326), 패시베이션막(316), 신호전송라인(355), 제1 테스트 신호 입력부(351), 제2 테스트 신호 입력부(도시되지 않음), 컬러 필터(304), 화소전극(PE), 유기전계발광층(308), 공통 전극(306) 및 보호막(305)을 포함한다.
상기 표시장치는 표시영역(DA), 주변영역(PA) 및 테스트 패드 영역(TA)을 포함한다. 상기 구동 트랜지스터(TFT), 상기 스위칭 트랜지스터, 상기 게이트 라인, 상기 데이터 라인(D1), 상기 구동 라인, 상기 컬러 필터(304), 상기 유기전계 발광층(308) 및 상기 공통 전극(306)은 상기 표시영역(DA)내에 배치된다. 상기 신호전송라인(355), 상기 제1 테스트 신호 입력부(351)의 제1 연장부(351a) 및 상기 제2 테스트 신호 입력부의 제2 연장부(도시되지 않음)는 상기 주변 영역(PA)내에 배치된다. 상기 제1 테스트 신호 입력부(351)의 제1 테스트 신호 패드(351b) 및 상기 제2 테스트 신호 입력부의 제2 테스트 신호 패드(도시되지 않음)는 상기 테스트 패드 영역(TA)내에 배치된다.
상기 절연기판(320)은 광을 투과시키는 투명한 재질의 유리를 사용한다. 이때, 상기 절연 기판(320)이 투명한 합성수지를 포함할 수도 있다.
상기 블랙 매트릭스(302)는 상기 절연기판(320) 상에 형성되어 매트릭스 형상으로 배열된 복수개의 개구부(348)들을 정의한다.
상기 스위칭 트랜지스터는 상기 블랙 매트릭스(302) 상에 배치된다. 상기 스위칭 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인(D1)에 전기적으로 연결되고, 상기 데이터 라인으로부터 인가된 데이터 신호를 상기 구동 트랜지스터(TFT)의 스위칭 신호로 인가한다.
상기 구동 트랜지스터(TFT)는 상기 블랙 매트릭스(302) 상에 배치된다. 상기 구동 트랜지스터(TFT)는 상기 구동 라인에 전기적으로 연결되고, 상기 스위칭 신호에 응답하여 구동전류를 상기 화소전극(PE)에 인가한다.
상기 구동 트랜지스터(TFT)는 게이트 전극(318b), 소오스 전극(318a), 드레인 전극(318c) 및 반도체 패턴(337)을 포함한다. 상기 게이트 전극(318b)은 상기 스위칭 트랜지스터에 전기적으로 연결되어 상기 스위칭 신호를 인가받는다. 상기 소오스 전극(318a)은 상기 데이터 라인(D1)에 전기적으로 연결되고, 상기 드레인 전극(318c)은 상기 화소전극(PE)에 전기적으로 연결된다. 이때, 상기 구동 트랜지스터의 드레인 전극이 상기 데이터 라인(D1)에 전기적으로 연결되고, 상기 구동 트랜지스터의 소오스 전극이 상기 화소전극에 전기적으로 연결될 수도 있다.
상기 반도체 패턴(337)은 아몰퍼스 실리콘 패턴(337a) 및 n+ 아몰퍼스 실리콘 패턴(337b)을 포함한다.
상기 신호전송라인(355)은 상기 블랙 매트릭스(302) 상에 배치된다.
상기 제1 연장부(351a)는 상기 게이트 절연막(326)의 제2 콘택홀(352)을 통하여 상기 신호전송라인(355)에 전기적으로 연결된다.
상기 패시베이션막(316)은 상기 구동 트랜지스터(TFT), 상기 스위칭 트랜지스터, 상기 구동 라인, 상기 데이터 라인, 상기 제1 테스트 신호 입력부(351) 및 상기 제2 테스트 신호 입력부가 형성된 게이트 절연막(326) 상에 배치된다. 상기 패시베이션막(316)은 상기 구동 트랜지스터(TFT)의 상기 드레인 전극(318c)의 일부를 노출하는 제1 콘택홀(319), 상기 제1 테스트 신호 패드(351b)를 노출하는 제3 콘택홀(353) 및 상기 제2 테스트 신호 패드를 노출하는 제4 콘택홀(도시되지 않음) 을 포함한다.
상기 컬러필터(304)는 상기 화소영역(DA) 내의 상기 패시베이션막(316) 상에 배이되고, 상기 드레인 전극(318c)의 일부를 노출한다.
상기 화소전극(PE)은 상기 제1 콘택홀(319)을 통하여 상기 드레인 전극(318c)에 전기적으로 연결되고, 상기 블랙 매트릭스(302)의 각 개구부(348)를 커버한다.
상기 유기전계발광층(308)은 상기 화소전극(PE)이 형성된 컬러필터(304) 상에 배치된다.
상기 공통 전극(306)은 상기 유기전계발광층(308) 상에 배치된다.
상기 보호막(305)은 상기 유기전계발광층(308) 상에 배치된다.
상기 표시장치를 테스트하기 위하여, 상기 제1 테스트 신호 패드(351b) 및 상기 제2 테스트 신호 패드에 제1 테스트 신호들 및 제2 테스트 신호들을 각각 입력한다.
테스트가 완료된 후에, 트리밍 레이저(도시되지 않음)를 이용하여 상기 표시장치에 레이저를 조사하여, 상기 트리밍 라인을 따라서 단락부(156)를 형성한다. 따라서, 상기 제1 테스트 신호 패드(351b) 및 상기 제2 테스트 신호 패드를 각각 상기 신호전송라인(355) 및 상기 데이터 라인들(D1)과 전기적으로 디스커넥트(Disconnect)시킨다.
상기와 같은 본 실시예에 따라서, 상기 표시장치를 정전기로부터 보호한다.
도 18은 본 발명의 다른 실시예에 따른 표시기판을 나타내는 단면도이다.
도 18을 참조하면, 상기 표시기판은 절연기판(420), 박막 트랜지스터(TFT), 게이트 라인(도시되지 않음), 데이터 라인(D1), 제1 테스트 신호 입력부(451), 제2 테스트 신호 입력부(도시되지 않음), 게이트 절연막(426), 패시베이션막(416) 및 화소 전극(PE)을 포함한다. 이때, 상기 표시기판이 게이트 구동부(도시되지 않음)를 더 포함할 수도 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극(418b), 상기 게이트 절연막(426), 반도체 패턴(437), 소오스 전극(418a) 및 드레인 전극(418c)을 포함한다.
상기 소오스 전극(418a)은 상기 절연기판(420) 상에 배치되고, 상기 데이터 라인(D1)에 전기적으로 연결된다.
상기 드레인 전극(418c)은 상기 절연기판(420) 상에 배치되고, 상기게이트 절연막(426) 및 상기 패시베이션막(416) 내에 형성된 제1 콘택홀(419)을 통하여 상기 화소전극(PE)에 전기적으로 연결된다.
상기 반도체 패턴(437)은 아몰퍼스 실리콘 패턴(437a) 및 n+ 아몰퍼스 실리콘 패턴(437b)을 포함한다. 상기 n+ 아몰퍼스 실리콘 패턴(437b)은 상기 소오스 전극(418a) 및 상기 드레인 전극(418c) 상에 서로 이격되어 배치된 2개의 패턴들을 포함한다. 상기 아몰퍼스 실리콘 패턴(437a)은 상기 n+ 아몰퍼스 실리콘 패턴(437b) 및 상기 절연기판(420) 상에 배치된다.
상기 반도체 패턴(437), 상기 소오스 전극(418a), 상기 드레인 전극(418c) 및 상기 데이터 라인(D1) 상에는 상기 게이트 절연막(416)이 형성된다.
상기 게이트 전극(118b)은 상기 반도체 패턴(437)에 대응되는 상기 게이트 절연막(426) 상에 배치되고, 상기 게이트 라인에 전기적으로 연결된다.
상기 게이트 절연막(126)은 상기 게이트 전극(118b) 및 상기 게이트 라인들(G1, ... Gn)을 커버하여, 상기 게이트 전극(118b) 및 상기 게이트 라인들(G1, ... Gn)을 상기 반도체 패턴(137), 상기 소오스 전극(118a) 및 상기 드레인 전극(118c)과 전기적으로 절연한다. 본 실시예에서, 상기 게이트 절연막(126)은 실리콘 질화물, 실리콘 산화물 등의 광을 투과시키는 절연물질을 포함한다.
상기 제1 테스트 신호 입력부(451)은 주변영역(PA) 내에 배치된 제1 연장부(451a) 및 테스트 패드 영역(TA) 내에 배치되고 상기 제1 연장부(451a)에 전기적으로 연결된 제1 테스트 신호 패드(451b)를 포함한다. 상기 제1 연장부(451a)는 상기 게이트 절연막(426) 내에 형성된 제2 콘택홀(452)을 통하여 상기 데이터 라인(D1)에 전기적으로 연결된다. 상기 제1 테스트 신호 패드(451b)는 상기 패시베이션막(416) 내에 형성된 제3 콘택홀(453)을 통하여 노출된다. 상기 제1 테스트 신호 입력부(451)은 상기 게이트 전극(418b)과 동일한 층으로부터 형성된다.
상기와 같은 본 실시예에 따르면, 상기 제2 콘택홀(452)을 통하여 상기 데이터 라인(D1)과 전기적으로 연결되는 상기 제1 연장부(451a)의 일부에 레이저를 조사하여 상기 제1 테스트 신호 입력부(451)를 용이하게 디스커넥트시킬 수 있다. 따라서, 정전기로부터 상기 표시기판을 보호한다.
이와 같은 표시기판, 그 제조방법 및 이를 갖는 표시장치에 따르면, 상기 테스트 신호 입력부가 상기 게이트 절연막 상에 배치되어 상기 레이저 트리밍을 통하 여 용이하게 디스커넥트 될 수 있다. 따라서, 정전기로부터 상기 표시기판을 보호한다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 절연기판 상에 배치된 화소;
    상기 절연기판 상에 배치되어 영상신호를 전송하는 신호전송라인;
    상기 신호전송라인 상에 배치되고 상기 신호전송라인의 일부를 노출하는 콘택홀을 포함하는 제1 절연층; 및
    상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부, 및 상기 연장부에 전기적으로 연결되는 테스트 신호 패드를 구비하고, 상기 제1 절연층 상에 배치되는 테스트 신호 입력부를 포함하는 표시기판.
  2. 제1항에 있어서, 상기 절연기판 상에 직접 형성되고, 상기 화소와 상기 신호전송라인의 사이에 배치되어 상기 화소에 게이트 신호를 인가하는 게이트 구동부를 더 포함하는 것을 특징으로 하는 표시기판.
  3. 제1항에 있어서, 상기 절연기판 상에 상기 화소가 배치되는 표시영역, 상기 표시영역을 포위하고 상기 신호전송라인 및 상기 연장부가 배치되는 주변영역, 및 상기 주변영역에 인접하게 배치되고 상기 테스트 신호 패드가 배치되는 테스트 패드 영역이 정의되는 것을 특징으로 하는 표시기판.
  4. 제3항에 있어서, 상기 주변영역과 상기 테스트 패드 영역의 사이에 상기 연장부와 교차하는 트리밍 라인이 정의되는 것을 특징으로 하는 표시기판.
  5. 제1항에 있어서, 상기 화소는 화소전극 및 상기 화소전극에 상기 영상신호를 인가하는 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시기판.
  6. 제5항에 있어서, 상기 스위칭 소자는 상기 절연기판과 상기 제1 절연층 사이에 배치되는 게이트 전극, 상기 제1 절연층 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 제1 전극, 및 상기 반도체 패턴 상에 상기 제1 전극과 이격되어 배치되고 상기 화소전극과 전기적으로 연결되는 제2 전극을 포함하는 것을 특징으로 하는 표시기판.
  7. 제6항에 있어서, 상기 테스트 신호 입력부는 상기 제1 전극 및 상기 제2 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시기판.
  8. 제5항에 있어서, 상기 스위칭 소자는 상기 절연기판과 상기 제1 절연층 사이에 배치되는 제1 전극, 상기 절연기판과 상기 제1 절연층 사이에 상기 제1 전극과 이격되어 배치되고 상기 화소전극에 전기적으로 연결되는 제2 전극, 상기 제1 전극과 상기 제2 전극의 사이에 배치되는 반도체 패턴, 및 상기 제1 절연층 상에 배치되는 게이트 전극을 포함하는 것을 특징으로 하는 표시기판.
  9. 제8항에 있어서, 상기 테스트 신호 입력부는 상기 게이트 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시기판.
  10. 제1항에 있어서, 상기 연장부는 직선형상인 것을 특징으로 하는 표시기판.
  11. 제1항에 있어서, 상기 연장부는 L-형상인 것을 특징으로 하는 표시기판.
  12. 제1항에 있어서, 화소는 화소전극, 상기 화소전극에 상기 영상신호를 인가하는 스위칭 소자, 상기 화소전극 상에 배치되어 광을 발생시키는 유기전계발광층, 및 상기 유기전계발광층 상에 배치된 공통전극을 더 포함하는 것을 특징으로 하는 표시기판.
  13. 제1항에 있어서, 상기 신호전송라인의 단부에 연결되고 상기 테스트 신호 패드와 다른 층으로부터 형성되는 신호전송패드를 더 포함하는 것을 특징으로 하는 표시기판.
  14. 절연 기판 상에 영상신호를 스위칭 소자로 전송하는 신호전송라인을 형성하는 단계;
    상기 절연 기판 상에 상기 신호전송라인을 커버하고 상기 신호전송라인의 일 부를 노출하는 콘택홀을 구비한 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부, 및 상기 연장부에 전기적으로 연결되는 테스트 신호 패드를 형성하는 단계;
    상기 테스트 신호 패드에 테스트신호를 인가하여 상기 스위칭 소자 및 상기 신호전송라인을 테스트하는 단계; 및
    상기 테스트 신호 패드에 인접하는 연장부에 레이저를 조사하여 상기 테스트 신호 패드를 상기 신호전송라인과 전기적으로 디스커넥트(disconnect)시키는 단계를 포함하는 표시기판의 제조방법.
  15. 제14항에 있어서, 상기 스위칭 소자의 일부를 노출시키는 화소 콘택홀 및 상기 테스트 신호 패드를 노출시키는 패드 콘택홀을 포함하는 제2 절연층을 상기 제1 절연층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  16. 제15항에 있어서, 상기 테스트 신호 패드가 형성된 제2 절연층 상에 투명한 도전성 물질층을 형성하는 단계; 및
    상기 투명한 도전성 물질층을 부분식각하여 상기 화소 콘택홀을 통하여 상기 스위칭 소자와 전기적으로 연결된 화소전극 및 상기 패드 콘택홀을 통하여 노출된 상기 테스트 신호 패드를 커버하는 커버패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  17. 제14항에 있어서, 상기 신호전송라인은 상기 스위칭 소자의 게이트 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시기판의 제조방법.
  18. 제17항에 있어서, 상기 테스트 신호 패드는 상기 스위칭 소자의 소오스 및 드레인 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시기판의 제조방법.
  19. 제18항에 있어서, 상기 테스트 신호 패드는 금속을 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  20. 제17항에 있어서, 상기 신호전송라인과 동일한 층으로부터 상기 신호전송라인의 단부에 연결되는 신호전송패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  21. 절연기판 상에 배치되고 영상을 표시하는 화소와, 상기 절연기판 상에 배치되어 상기 영상신호를 전송하는 신호전송라인과, 상기 신호전송라인 상에 배치되고 상기 신호전송라인의 일부를 노출하는 콘택홀을 포함하는 제1 절연층과, 상기 콘택홀을 통하여 상기 신호전송라인과 전기적으로 연결되고 상기 절연 기판의 사이드 쪽으로 연장되는 연장부 및 상기 연장부에 인접하여 배치되고 상기 신호전송라인과 전기적으로 절연되는 테스트 신호 패드를 구비하고 상기 제1 절연층 상에 배치되는 테스트 신호 입력부를 포함하는 표시기판;
    상기 표시기판을 마주보는 대향기판; 및
    상기 표시기판과 상기 대향기판의 사이에 개재된 액정층을 포함하는 표시장치.
  22. 제21항에 있어서, 상기 테스트 신호 패드는 상기 연장부에 형성된 단락부에 의해 상기 신호전송라인과 전기적으로 절연하는 것을 특징으로 하는 표시기판.
  23. 제22항에 있어서, 상기 단락부는 그루브(Groove)이며, 상기 그루브의 바닥은 상기 제1 절연막 내에 배치되는 것을 특징으로 하는 표시기판.
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