TWI409894B - 薄膜電晶體之對位檢測方法 - Google Patents

Description

薄膜電晶體之對位檢測方法

本發明係關於一種膜層對位檢測方法，尤指一種可與電性測試方法整合之薄膜電晶體體之膜層對位檢測方法。

在液晶顯示器的製作過程中，眾多微小的薄膜電晶體係形成於同一基板上，因此薄膜電晶體每一膜層的對位精準度(alignment accuracy)可以說是影響薄膜電晶體製程之良率的關鍵因素之一。

習知液晶顯示器的薄膜電晶體與畫素電極之製程可概述如下：首先提供一基板，並於基板上形成一金屬層。接下來利用一第一圖案化製程圖案化金屬層而形成一閘極電極，隨後於閘極電極上形成一絕緣層。在形成絕緣層之後，係於絕緣層上依序形成一半導體層與一摻雜半導體層；再藉由一第二圖案化製程圖案化半導體層與摻雜半導體層，而形成一半導體結構。之後，於基板上再形成一金屬層，並藉由一第三圖案化製程圖案化金屬層而形成一源極/汲極。形成源極/汲極之後，再形成一絕緣層，並藉由一第四圖案化製程於絕緣層內形成一接觸洞(contact hole)。最後，於基板上形成一透明導電層，並藉由一第五圖案化製程圖案化透明導電層，而形成一透過接觸洞電性連接源極/汲極的畫素電極，完成薄膜電晶體與畫素電極之製作。

由上述說明可知，閘極電極、半導體結構、源極/汲極、接觸洞、以及畫素電極等膜層圖案皆是利用微影技術將一光罩圖案轉移至光阻上，再利用蝕刻製程將光阻上的圖案轉移至目標膜層上，因此每一光罩圖案都必須具有非常準確的相對位置，否則該層圖案將可能無法與前層圖案連貫，進而造成所欲建構之電路失效。因此，習知技術中便是利用光學式測量來檢查光罩圖案的疊對精準度，確保圖案化製程後形成的膜層圖案可與前層圖案重合連貫。

然而，習知光學式測量的抽檢率約為1～5%，其量測時間更是長達10～20分鐘。由此可知光學式測量不僅抽檢率極低，更因其量測時間極其費時，而導致光學式測量一直面臨無法提高抽檢率，或者為提高抽檢率必需增設量測機台等增加成本的困境。

因此，本發明係於此提供一種可取代習知光學式測量的膜層對位檢測方法，用以檢查膜層的對位精準度。

根據本發明所提供之申請專利範圍，係提供一種薄膜電晶體之對位檢測方法，該方法首先提供一基板，且該基板上定義有一元件區與一測試區。接下來於該基板上形成一第一導電層，並對該第一導電層進行一第一圖案化製程，以於該元件區內形成一薄膜電晶體之一閘極電極，以及於該測試區內形成一測試元件之一第一端與一第二端，其中該第一端與該第二端電性分離。之後，於該基板上形成一第一絕緣層，且該第一絕緣層覆蓋該閘極電極以及該測試元件之該第一端與該第二端。待形成該第一絕緣層之後，於該第一絕緣層內形成一第一接觸洞，且該第一接觸洞大體上對應該測試元件之該第一端與該第二端；隨後於該元件區內形成一畫素電極，並於該測試區內之該第一接觸洞內形成該測試元件之一連接電極。之後對該測試元件之該第一端、該連接電極與該第二端進行一通路/斷路測試。當該測試元件之該第一端、該連接電極與該第二端具有一通路時，判定該薄膜電晶體之膜層的對位準確，以及當該測試元件之該第一端、該連接電極與該第二端具有一斷路時，判定該薄膜電晶體之膜層的對位不準確。

根據本發明所提供的薄膜電晶體之對位檢測方法，該第一接觸洞係可分別於用以形成薄膜電晶體的半導體結構、源極/汲極、畫素電極、以及用以電性連接畫素電極與源極/汲極之第二接觸洞等元件的圖案化製程中形成，當該第一接觸洞因對位不準確而導致形成於其內的該測試元件之該連接電極與該第一、第二端為斷路時，即可判定用以形成該第一接觸洞的圖案化製程及其所形成之膜層發生對位不準確。且由於本發明所提供的薄膜電晶體之對位檢測方法係利用一般的通路/斷路測試，根據電路通路或斷路結果即可判斷薄膜電晶體之膜層的對位是否準確，故可大幅降低薄膜電晶體之對位檢測方法之測試時間，更可提升薄膜電晶體之對位檢測方法之抽檢率。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「電性連接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電性連接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或透過其他裝置或連接手段間接地連接至該第二裝置。

請參閱第1圖至第4b圖，第1圖至第4b圖係為本發明所提供之薄膜電晶體之對位檢測方法之第一較佳實施例之示意圖，其中第4a圖與第4b圖係為本發明所提供之測試元件之部分示意圖。如第1圖所示，首先提供一基板100，且基板100上定義有一元件區102與一測試區104。接下來，於基板100上形成一第一導電層(圖未示)，並對第一導電層進行一第一圖案化製程，以於元件區102內形成一薄膜電晶體之一閘極電極202，以及於測試區104內形成一測試元件之一第一端302與一第二端304，且第一端302與第二端304係電性分離。由於第一圖案化製程所包含的微影與蝕刻等技術係為熟習該項技藝之人士所熟知者，故省略於此而不贅述。

隨後，於基板100上形成一第一絕緣層106，而第一絕緣層106係如第1圖所示覆蓋閘極電極202以及測試元件之第一端302與第二端304。接下來，於基板100上一半導體層110，半導體層110由下而上可依序包含一未摻雜半導體層112，例如一非晶矽層或一多晶矽層，以及一摻雜半導體層114，例如一摻雜非晶矽層或一摻雜多晶矽層。

接下來請參閱第2圖。隨後，進行一第二圖案化製程，圖案化半導體層110，以於元件區102內對應於閘極電極202上方之第一絕緣層106上形成至少一半導體結構204。此半導體結構204中的未摻雜半導體層112係作為薄膜電晶體之通道層所用；而摻雜半導體層114則作為歐姆接觸層，用以降低未摻雜半導體層112與後續形成的金屬材料之間的接觸阻抗。值得注意的是，在本實施例中，第二圖案化製程於元件區102內形成半導體結構204之同時，可一併圖案化測試區104內的半導體層110與位於半導體層110下方之第一絕緣層106，以於測試區104之第一絕緣層106與半導體層110內形成一第一接觸洞306。第一接觸洞306大體上對應於測試元件之第一端302與第二端304，亦即第一接觸洞306大體上位於第一端302與第二端304之間並至少部分暴露出第一端302與第二端304。由於第二圖案化製程所需的微影技術與用以移除第一絕緣層106及半導體層110等的蝕刻技術亦為熟習該項技藝之人士所知，故於此亦不再贅述。

請繼續參閱第2圖。在完成半導體結構204與第一接觸洞306之製作後，係於基板100上再形成一第二導電層(圖未示)，並藉由一第三圖案化製程圖案化第二導電層，去除測試區104內的第二導電層，並於元件區102內之半導體結構204上形成一源極/汲極206，完成薄膜電晶體200之製作。在形成薄膜電晶體200之源極/汲極206後，再於基板100上形成一第二絕緣層108，並利用一第四圖案化製程圖案化第二絕緣層108，以去除測試區104內之第二絕緣層108，以及於元件區102內之第二絕緣層108中形成一第二接觸洞208。

請參閱第3圖。之後，於基板100上形成一透明導電層(圖未示)，再藉由一第五圖案化製程圖案化該透明導電層，而於元件區102內形成一畫素電極210，其中畫素電極210係透過第二接觸洞208與源極/汲極206電性連接。此外，圖案化之透明導電層更同時於測試區104內之第一接觸洞306中形成測試元件之一連接電極308，並完成測試元件300之製作。值得注意的是，本發明所提供之測試元件300係可整合於一般需五道圖案化製程之薄膜電晶體製程中，故不需增加製程數目。

接下來，對測試元件300之第一端302、連接電極308與第二端304進行一通路/斷路測試。詳細地說，通路/斷路測試的作法係電性連接測試元件300之第一端302與第二端304，並於第一端302通入一測試訊號。當測試訊號通過第一端302、連接電極308，而可於測試元件300之第二端304偵測到此一測試訊號時，即表示測試元件300之第一端302、連接電極308與第二端304具有一通路。值得注意的是，若第二圖案化製程對位準確，則第一接觸洞306可同時暴露出測試元件300的部分第一端302與部分第二端304，故連接電極308可電性連接第一端302與第二端304，而形成上述之通路。因此，此一通路測試結果可說明測試元件300之第一接觸洞306對位準確，同時可判定薄膜電晶體300之膜層，例如與第一接觸洞306同時形成的半導體結構204對位準確。

另外請參閱第4a圖與第4b圖。反之，當測試訊號並未於測試元件300之第二端304被偵測到時，即表示測試元件300之第一端302、連接電極308與第二端304具有一斷路。此一斷路係說明：第二圖案化製程中的微影技術發生對位不準確的情況，而此一對位偏差造成半導體結構204以及與其同時形成的第一接觸洞306也隨之發生對位偏移的情況。當此向左或向右的偏移超過重合容忍度時，則第一接觸洞306係如第4a圖與第4b圖所示，無法暴露出測試元件300的第一端302或第二端304，因此連接電極308無法電性連接第一端302或第二端304，而形成一斷路。因此，此一斷路測試結果可說明測試元件300之第一接觸洞306對位不準確，同時可判定薄膜電晶體300之膜層，例如與第一接觸洞306同時形成的半導體結構204對位不準確。

請參閱第5圖至第8圖，第5圖至第8圖係為本發明所提供之薄膜電晶體之對位檢測方法之第二較佳實施例之示意圖，其中第8圖係為本發明所提供之測試元件之部分示意圖。另外值得注意的是，第二較佳實施例中與第一較佳實施例相同的元件係以相同之元件符號說明。如第5圖所示，本第二較佳實施例亦提供定義有元件區102與測試區104之基板100，其上係利用第一較佳實施例所述之成膜製程與第一圖案化製程於元件區102內形成薄膜電晶體200之閘極電極202，同時於測試區104內形成一測試元件之一第一端312與一第二端314，且第一端312與第二端314係電性分離。

隨後，於基板100上形成一第一絕緣層106，且第一絕緣層106係如第5圖所示覆蓋閘極電極202以及測試元件之第一端312與第二端314。接下來，於基板100上形成一半導體層(圖未示)，半導體層由下而上依序包含一未摻雜半導體層112與一摻雜半導體層114。隨後進行如第一較佳實施例所述之第二圖案化步驟，於對應閘極電極202之處的第一絕緣層106上形成一半導體結構204。請繼續參閱第5圖。待於元件區102內形成半導體結構204後，再於基板100上形成一第二導電層206a。

請參閱第6圖。接下來係利用如第一較佳實施例所述之第三圖案化製程圖案化第二導電層206a，以於元件區102內對應於半導體結構204之處形成薄膜電晶體200的源極/汲極206，完成薄膜電晶體200之製作。值得注意的是，在本實施例中，於元件區102內形成源極/汲極206之同時，第三圖案化製程可一併圖案化測試區104內之第二導電層206a，而形成一圖案化第二導電層206b。之後，並利用圖案化第二導電層206b作為一蝕刻遮罩蝕刻測試區104內的第一絕緣層106，以於測試區104之第一絕緣層106內形成一第一接觸洞316，且第一接觸洞316大體上對應於測試元件之第一端312與第二端314。

請參閱第7圖。在完成源極/汲極206與第一接觸洞316之製作後，係於基板100上形成一第二絕緣層108，並利用一第四圖案化製程圖案化第二絕緣層108，去除測試區104內之第二絕緣層108，以及於元件區102之第二絕緣層108內之形成一第二接觸洞208。之後，於基板100上形成一透明導電層(圖未示)，再藉由如第一較佳實施例所述之第五圖案化製程圖案化該透明導電層而於元件區102內形成畫素電極210，畫素電極210係透過第二接觸洞208與源極/汲極206電性連接。同時，於測試區104內之第一接觸洞316中形成測試元件之一連接電極318，並完成測試元件310之製作。如前所述，測試元件310係可整合於一般需五道圖案化製程之薄膜電晶體製程中，故不需增加製程數目。

接下來，對測試元件310之第一端312、連接電極318與第二端314進行一通路/斷路測試。詳細地說，通路/斷路測試係電性連接測試元件310之第一端312與第二端314，並於第一端312通入一測試訊號。當測試訊號通過第一端312、連接電極318，而可於測試元件310之第二端314偵測到此一測試訊號時，即表示測試元件310之第一端312、連接電極318與第二端314具有一通路。如前所述，若第三圖案化製程對位準確，則第一接觸洞316可同時暴露出測試元件310的部分第一端312與部分第二端314，故連接電極318可電性連接第一端312與第二端314，而形成上述之通路。因此，此一通路測試結果可說明測試元件310之第一接觸洞316對位準確，同時可判定薄膜電晶體200之膜層，例如與第一接觸洞316同時形成的源極/汲極206對位準確。

另外請參閱第8圖。然而，當測試訊號並未於測試元件310之第二端314偵測到時，即表示測試元件310之第一端312、連接電極318與第二端314具有一斷路。此一斷路係說明第三圖案化製程中的微影技術發生對位不準確的情況，致使源極/汲極206以及與其同時形成的第一接觸洞316也隨之發生對位偏移的情況。當此向左或向右的偏移超過重合容忍度時，第一接觸洞316係如第8圖所示，無法暴露出測試元件310的第一端312或第二端314，連接電極318繼而無法電性連接第一端312或第二端314，而形成一斷路。根據此一斷路測試結果可說明測試元件310之第一接觸洞316對位不準確，同時可判定薄膜電晶體200之膜層，例如與第一接觸洞316同時形成的源極/汲極206對位不準確。

請參閱第9圖至第11圖，第9圖至第11圖係為本發明所提供之薄膜電晶體之對位檢測方法之第三較佳實施例之示意圖，其中第11圖係為本發明所提供之測試元件之部分示意圖。另外值得注意的是，第三較佳實施例中與第一較佳實施例相同的元件亦以相同之元件符號說明。如第9圖所示，本第三較佳實施例亦提供定義有元件區102與測試區104之基板100，其上係利用第一較佳實施例所述之成膜製程與第一圖案化製程於元件區102內形成薄膜電晶體200之閘極電極202，同時於測試區104內形成一測試元件之一第一端322與一第二端324，且第一端322與第二端324係電性分離。

隨後，於基板100上形成一第一絕緣層106，且第一絕緣層106覆蓋閘極電極202以及測試元件之第一端322與第二端324。接下來，於基板100上形成一半導體層(圖未示)，半導體層由下而上依序包含未摻雜半導體層112與摻雜半導體層114。隨後係進行如第一較佳實施例所述之第二圖案化步驟，而於對應閘極電極202之處的第一絕緣層106上形成一半導體結構204。在形成半導體結構204後，接著於基板100上形成一第二導電層(圖未示)。

請繼續參閱第9圖。接下來係利用如第一較佳實施例所述之第三圖案化製程圖案化第二導電層，以於元件區102內對應於半導體結構204處形成薄膜電晶體200的源極/汲極206，完成薄膜電晶體200之製作。並且在完成源極/汲極206之製作後，於基板100上形成一第二絕緣層108。隨後，利用一如第一較佳實施例所述之第四圖案化製程圖案化第二絕緣層108，以於元件區102內之第二絕緣層108中形成第二接觸洞208。值得注意的是，於元件區102之第二絕緣層108內形成第二接觸洞208之同時，第四圖案化製程可一併圖案化測試區104之第二絕緣層108與第一絕緣層106，以於測試區104之第一絕緣層106與第二絕緣層108內形成一第一接觸洞326，且第一接觸洞326大體上對應於測試元件之第一端322與第二端324。

請參閱第10圖。之後，於基板100上形成一透明導電層(圖未示)，再藉由如第一較佳實施例所述之第五圖案化製程圖案化該透明導電層，而於元件區102內形成畫素電極210，畫素電極210係透過第二接觸洞208與源極/汲極206電性連接。此外，在利用第五圖案化製程形成畫素電極210時，更同時於測試區104內之第一接觸洞326中形成測試元件之一連接電極328，並完成測試元件320之製作。

接下來，對測試元件320之第一端322、連接電極328與第二端324進行一通路/斷路測試。如前所述，係電性連接測試元件320之第一端322與第二端324，並於第一端322通入一測試訊號。當測試訊號通過第一端322、連接電極328，而可於測試元件320之第二端324偵測到此一測試訊號時，即表示測試元件320之第一端322、連接電極328與第二端324具有一通路。若第四圖案化製程對位準確，則第一接觸洞326可同時暴露出測試元件320的部分第一端322與部分第二端324，故連接電極328可電性連接第一端322與第二端324，而形成上述之通路。因此，此一通路測試結果可說明測試元件320之第一接觸洞326對位準確，同時可判定薄膜電晶體200之膜層，例如與第一接觸洞326同時形成的第二接觸洞208對位準確。

另外請參閱第11圖。當測試訊號並未於測試元件320之第二端324被偵測到時，即表示測試元件320之第一端322、連接電極328與第二端324具有一斷路。此一斷路係說明第四圖案化製程中的微影技術發生對位不準確的情況，致使第二接觸洞208以及與其同時形成的第一接觸洞326隨之發生對位偏移的情況。當此向左或向右的偏移超過重合容忍度時，則第一接觸洞326係如第11圖所示，無法暴露出測試元件320的第一端322或第二端324，因此連接電極328與第一端322、第二端324形成一斷路。根據此一斷路測試結果可推測測試元件320之第一接觸洞326對位不準確，同時可推測薄膜電晶體200之膜層圖案，例如與第一接觸洞326同時形成的第二接觸洞208對位不準確。

根據第一至第三較佳實施例之說明，可知本發明所提供之薄膜電晶體之對位檢測方法係利用一般薄膜電晶體製程中必需的五道圖案化製程於測試區104內製作測試元件300/310/320。利用與閘極電極202同時形成的測試元件300/310/320第一端302/312/322與第二端304/314/324作為測試訊號的輸入點與偵測點，並且利用最後與畫素電極210同時形成的連接電極308/318/328作為電性連接的橋樑，根據測試元件300/310/320為通路或斷路來判斷相對應的膜層對位是否準確。

請參閱第12圖，第12係本發明所提供之測試元件之示意圖。然而，熟習該項技藝之人士應知除了上述膜層可能發生對位偏移的狀況，在進行第五道圖案化製程圖案化透明導電層以製作畫素電極210與連接電極308/318/328時，第五道圖案化製程亦有可能發生如第12圖所示的偏移狀況。即第五圖案化製程中的微影技術發生對位不準確的情況，致使連接電極328發生對位偏移的情況。當此向左或向右的偏移超過重合容忍度時，則連接電極328無法電性連至測試元件320的第一端322與第二端324，因此連接電極328與第一端322、第二端324形成一斷路。

若最終形成的連接電極308/318/328本身發生上述之偏移狀況，亦有可能導致操作者誤判，或導致操作者無法判別出其他膜層的對位是否準確。有鑑於此，本發明所提供之薄膜電晶體之對位檢測方法更可於製作薄膜電晶體時，同時將第一至第三較佳實施例所提供的測試元件300/310/320分別製作於測試區104中。當三個測試元件300/310/320中僅有測試元件300發生斷路時，即可判定製作第一接觸洞306與半導體結構204的第二圖案化製程對位不準確；當僅有測試元件310發生斷路時，即可判定製作第一接觸洞316與源極/汲極206的第三圖案化製程對位不準確；而當僅有測試元件320發生斷路時，係可推測製作第二接觸洞208與第一接觸洞326的第四圖案化製程對位不準確。然而，當測試元件300、測試元件310與測試元件320三者同時發生斷路，即可推測製作連接電極308/318/328與畫素電極210的第五圖案化製程對不準確，導致所有測試元件皆獲得斷路結果，並可藉由其他方法加以確定。

請參閱第13a圖，第13a圖係為本發明所提供之薄膜電晶體之對位檢測方法之一較佳實施例之示意圖。更值得注意的是，由於本發明所提供的之薄膜電晶體之對位檢測方法係利用電性訊號作為測試工具，因此本發明所提供之薄膜電晶體之對位檢測方法更可與習知用以測試薄膜電晶體陣列之電氣特性的測試元件組(test element group，TEG) 400整合。如第13a圖所示，係可將測試元件300/310/320分別與測試元件組400以串聯方式電性連接，並直接利用測試元件組400的電性測試機台之探針500在進行電性測試的同時，完成對位檢測。換句話說，本發明所提供之薄膜電晶體之對位檢測方法係可賦予電性測試機台一膜層對位檢查功能，使其在執行習知電氣特性檢查功能之外，更可同時執行其他功能：當測試元件300/310/320與測試元件組400具有通路，即表示薄膜電晶體之膜層的對位準確，並可同時進行測試元件組400之電性測試；當測試元件300/310/320與測試元件組400具有斷路時，則再由工程師判斷是測試元件組400問題或是測試元件300/310/320與薄膜電晶體對位不準確的問題。重要的是，由於電性測試本身即為一必須的檢查工程，且電性測試與對位測試可同時完成，因此與測試元件組400整合之測試元件300/310/320係可在不增加測試時間的前提下，大幅提昇抽檢率至25%。

另外請參閱第13b圖，第13b圖係為本發明所提供之薄膜電晶體之對位檢測方法之一另一較佳實施例之示意圖。如前所述，本發明所提供的之薄膜電晶體之對位檢測方法係可與一測試元件組402整合。如第13b圖所示，係可將測試元件300/310/320分別與測試元件組402以並聯方式電性連接，並直接利用測試元件組402的電性測試機台之探針502在進行電性測試的同時，同時具有對位檢測此一功能：當測試元件300/310/320對測試元件組402形成一短路，係表示薄膜電晶體對位準確；當測試元件300/310/320形成一斷路而測試元件組402形成通路時，則可直接進行測試元件組400的電性測試。如前所述，由於電性測試本身即為一必須的檢查工程，且電性測試與對位測試可同時完成，因此與測試元件組402整合之測試元件300/310/320係可在不增加測試時間的前提下，大幅提昇抽檢率至25%。

綜上所述，根據本發明所提供的薄膜電晶體之對位檢測方法，該第一接觸洞係可分別於用以形成薄膜電晶體的半導體結構、源極/汲極、畫素電極、以及用以電性連接畫素電極與源極/汲極之第二接觸洞等元件的圖案化製程中形成，當第一接觸洞因對位不準確而導致形成於其內的該測試元件之該連接電極與該第一、第二端為斷路時，即可判定某道圖案化製程及其所形成之膜層發生對位不準確。且由於本發明所提供的薄膜電晶體之對位檢測方法係利用一般的通路/斷路測試，根據電路通路或斷路結果即可判斷薄膜電晶體之膜層的對位是否準確，故可大幅降低薄膜電晶體之對位檢測方法之測試時間，更可提升薄膜電晶體之對位檢測方法之抽檢率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基板

102．．．元件區

104．．．測試區

106．．．第一絕緣層

108．．．第二絕緣層

110．．．半導體層

112．．．未摻雜半導體層

114．．．摻雜半導體層

200．．．薄膜電晶體

202．．．閘極電極

204．．．半導體結構

206．．．源極/汲極

206a．．．第二導電層

206b．．．圖案化第二導電層

208．．．第二接觸洞

210．．．畫素電極

300、310、320．．．測試元件

302、312、322．．．第一端

304、314、324．．．第二端

306、316、326．．．第一接觸洞

308、318、328．．．連接電極

400、402．．．測試元件組

500、502．．．探針

第1圖至第4b圖係為本發明所提供之薄膜電晶體之對位檢測方法之第一較佳實施例之示意圖，其中第4a圖與第4b圖係為本發明所提供之測試元件之部分示意圖。

第5圖至第8圖係為本發明所提供之薄膜電晶體之對位檢測方法之第二較佳實施例之示意圖，其中第8圖係為本發明所提供之測試元件之部分示意圖。

第9圖至第11圖係為本發明所提供之薄膜電晶體之對位檢測方法之第三較佳實施例之示意圖，其中第11圖係為本發明所提供之測試元件之部分示意圖。

第12圖係為本發明所提供之薄膜電晶體之對位檢測方法之第四較佳實施例，且為本發明所提供之測試元件之部分示意圖。

第13a圖係為本發明所提供之薄膜電晶體之對位檢測方法之一較佳實施例之示意圖。

第13b圖係為本發明所提供之薄膜電晶體之對位檢測方法之一另一較佳實施例之示意圖。

100．．．基板

102．．．元件區

104．．．測試區

106．．．第一絕緣層

108．．．第二絕緣層

110．．．半導體層

112．．．未摻雜半導體層

114．．．摻雜半導體層

200．．．薄膜電晶體

202．．．閘極電極

204．．．半導體結構

206．．．源極/汲極

208．．．第二接觸洞

210．．．畫素電極

300．．．測試元件

302．．．第一端

304．．．第二端

306．．．第一接觸洞

308．．．連接電極

Claims (10)

1. 一種薄膜電晶體之對位檢測方法，包含有：提供一基板，該基板上定義有一元件區與一測試區；於該基板上形成一第一導電層，並對該第一導電層進行一第一圖案化製程，以於該元件區內形成一薄膜電晶體之一閘極電極，以及於該測試區內形成一測試元件之一第一端與一第二端，其中該第一端與該第二端電性分離；於該基板上形成一第一絕緣層，其中該第一絕緣層覆蓋該閘極電極以及該測試元件之該第一端與該第二端；於該第一絕緣層內形成一第一接觸洞(contact hole)，其中該第一接觸洞大體上對應該測試元件之該第一端與該第二端；於該元件區內形成一畫素電極，並於該測試區內之該第一接觸洞內形成該測試元件之一連接電極；以及對該測試元件之該第一端、該連接電極與該第二端進行一通路/斷路測試，當該測試元件之該第一端、該連接電極與該第二端具有一通路時，判定該薄膜電晶體之膜層的對位準確，以及當該測試元件之該第一端、該連接電極與該第二端具有一斷路時，判定該薄膜電晶體之膜層的對位不準確。
2. 如申請專利範圍第1項所述之薄膜電晶體之對位檢測方法，更包含以下步驟：於該基板上形成一半導體層；以及進行一第二圖案化製程，圖案化該半導體層，以於該元件區內對應於該閘極電極上方之第一絕緣層上形成至少一半導體結構。
3. 如申請專利範圍第2項所述之薄膜電晶體之對位檢測方法，其中於該元件區內形成該半導體結構之同時，該第二圖案化製程並一併圖案化該測試區內位於該半導體層下方之該第一絕緣層，以於該測試區之該第一絕緣層內形成該第一接觸洞。
4. 如申請專利範圍第2項所述之薄膜電晶體之對位檢測方法，更包含以下步驟：於該基板上形成一第二導電層；以及進行一第三圖案化製程，圖案化該第二導電層，以於該元件區內形成該薄膜電晶體之一源極/汲極。
5. 如申請專利範圍第4項所述之薄膜電晶體之對位檢測方法，其中於該元件區內形成該源極/汲極之同時，該第三圖案化製程並一併圖案化該測試區內之該第一絕緣層，以於該測試區之該第一絕緣層內形成該第一接觸洞。
6. 如申請專利範圍第4項所述之薄膜電晶體之對位檢測方法，更包含以下步驟：於該基板上形成一第二絕緣層；以及進行一第四圖案化製程，圖案化該第二絕緣層，以於該元件區之該第二絕緣層內形成一第二接觸洞。
7. 如申請專利範圍第6項所述之薄膜電晶體之對位檢測方法，其中於該元件區之該第二絕緣層內形成該第二接觸洞之同時，該第四圖案化製程並一併於該測試區之該第一絕緣層內形成該第一接觸洞。
8. 如申請專利範圍第6項所述之薄膜電晶體之對位檢測方法，更包含以下步驟：於該基板上形成一透明導電層；以及進行一第五圖案化製程，圖案化該透明導電層，以於該元件區形成該畫素電極以及於該測試區形成該測試元件之該連接電極。
9. 如申請專利範圍第8項所述之薄膜電晶體之對位檢測方法，其中該第一接觸洞係形成於進行該第五圖案化製程之前。
10. 如申請專利範圍第1項所述之薄膜電晶體之對位檢測方法，其中該測試元件係電性連接一測試元件組。