KR20060073374A - 반투과형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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KR20060073374A
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안병철
임주수
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 기생 캐패시턴스를 감소시킬 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 반투과형 박막 트랜지스터 기판은 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 복층 구조의 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역에 상기 제1 도전층으로 형성되고, 그 제1 도전층의 테두리를 따라 상기 제2 도전층이 잔존하는 화소 전극과; 상기 박막 트랜지스터를 덮는 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극의 제1 도전층을 노출시키는 투과홀과; 상기 유기 절연막 위에 형성되고 상기 투과홀의 일부 측면을 따라 연장되어 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 접속시키는 반사 전극과; 상기 데이터 라인의 양측부와 중첩되도록 상기 유기 절연막 위에 형성된 플로팅 전극을 구비한다.

Description

반투과형 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate of Transflective Type And Method for Fabricating The Same}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 선원 발명의 반투과형 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 3은 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 4는 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 5는 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판의 일부를 도시한 평면도.
도 6은 도 5에 도시된 반투과형 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판 의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 및 도 11b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도시한 평면도 및 단면도.
도 12a 및 도 12b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도시한 평면도 및 단면도.
도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도시한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 상부 기판 4 : 블랙 매트릭스
6, R, G, B : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12, 142, 242 : 하부 기판
14, 102, 202 : 게이트 라인 16, 104, 204 : 데이터 라인
18, 106 : 박막 트랜지스터 20 : 박막 트랜지스터 기판
24 : 액정 101, 201 : 제1 도전층
103, 203 : 제2 도전층 108, 208 : 게이트 전극
144, 244 : 게이트 절연막 110, 210 : 소스 전극
112, 212 : 드레인 전극 114, 214 : 활성층
115, 215 : 반도체 패턴 116, 216 : 오믹 접촉층
118, 218 : 화소 전극 146, 246 : 보호막
120, 220 : 스토리지 캐패시터 148, 248 : 유기 절연막
152, 156, 252, 256, 266, 276, 282 : 반사 전극
154, 254 : 투과홀 225 : 스토리지 라인
본 발명은 반투과형 액정 표시 장치의 박막 트랜지스터 기판에 관한 것으로, 특히 기생 캐패시턴스를 감소시킬 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트 릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다. 특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
나아가, 액정 패널은 백라이트 유닛(Back light unit)으로부터 입사된 광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형과, 투과형 및 반사형의 장점을 이용한 반투과형으로 대별된다.
투과형은 백라이트 유닛의 전력 소모가 크고, 반사형은 외부광에 의존함에 따라 어두운 환경에서는 화상을 표시할 수 없는 문제점이 있다. 반면에, 반투과형은 외부광이 충분하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작하게 되므로 투과형 보다 소비 전력을 줄일 수 있으면서 반사형과 달리 외부광 제약을 받지 않게 된다.
이를 위하여, 반투과형 액정 패널은 각 화소가 반사 영역 및 투과 영역으로 구분된다. 따라서, 반투과형 박막 트랜지스터 기판에는 도 1에 도시된 박막 트랜지스터 기판(20)과 대비하여 반사 영역에 형성된 반사 전극과, 반사 영역과 투과 영역의 광 경로를 같게 하기 위하여 반사 전극 아래에 상대적으로 두껍게 형성된 유기 절연막 등이 추가되어야만 한다. 이 결과, 마스크 공정수가 증가되어야만 하므로 종래의 반투과형 박막 트랜지스터 기판은 제조 공정이 복잡한 문제점이 있다.
또한, 종래의 반투과형 박막 트랜지스터 기판은 화소 전극이 데이터 라인의 양측부와 중첩됨으로써 기생 캐패시턴스가 증가하여 수직 크로스토크(Crosstalk), 소비 전력 증가 등의 문제를 일으키게 된다.
따라서, 본 발명의 목적은 공정을 단순화하면서도 기생 캐패시턴스를 감소시킬 수 있는 할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 따른 반투과형 박막 트랜지스터 기판은 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 복층 구조의 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역에 상기 제1 도전층으로 형성되고, 그 제1 도전층의 테두리를 따라 상기 제2 도전층이 잔존하는 화소 전극과; 상기 박막 트랜지스터를 덮는 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극의 제1 도전층을 노출시키는 투과홀과; 상기 유기 절연막 위에 형성되고 상기 투과홀의 일부 측면을 따라 연장되어 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 접속시키는 반사 전극과; 상기 데이터 라인의 양측부와 중첩되도 록 상기 유기 절연막 위에 형성된 플로팅 전극을 구비한다.
또한, 본 발명의 다른 특징에 따른 반투과형 박막 트랜지스터 기판은 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 복층 구조의 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역에 상기 제1 도전층으로 형성되고, 그 제1 도전층의 테두리를 따라 상기 제2 도전층이 잔존하는 화소 전극과; 상기 박막 트랜지스터를 덮는 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극의 제1 도전층을 노출시키는 투과홀과; 상기 데이터 라인과 중첩없이 상기 유기 절연막 위에 형성되고 상기 투과홀의 측면을 따라 연장되어 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 접속시키는 반사 전극을 구비한다.
그리고, 본 발명의 한 특징에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 투명한 제1 도전층과 불투명한 제2 도전층의 이중 구조를 갖는 게이트 라인 및 게이트 전극, 화소 전극을 포함하는 제1 마스크 패턴군을 형성하는 단계와; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴과, 그 반도체 패턴 위에 중첩된 데이터 라인, 소스 전극, 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와; 상기 소스/드레인 금속 패턴을 덮는 유기 절연막을 형성하는 단계와; 상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극을 노출시키는 투과홀을 형성하는 단계와; 상기 유기 절연막 위에 형성되고 상기 투과홀의 일부 측면을 따라 연장되어 상기 화소 전극과 상기 드레인 전극을 접속시키는 반사 전극과, 상기 데이터 라인의 양측부와 중첩되도록 상기 유기 절연막 위에 플로팅 전극을 형성하는 단계와; 상기 반사 전극 및 플로팅 전극을 통해 노출된 상기 화소 전극의 제2 도전층을 제거하는 단계를 포함한다.
또한, 본 발명의 다른 특징에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 투명한 제1 도전층과 불투명한 제2 도전층의 이중 구조를 갖는 게이트 라인 및 게이트 전극, 화소 전극을 포함하는 제1 마스크 패턴군을 형성하는 단계와; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴과, 그 반도체 패턴 위에 중첩된 데이터 라인, 소스 전극, 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와; 상기 소스/드레인 금속 패턴을 덮는 유기 절연막을 형성하는 단계와; 상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극을 노출시키는 투과홀을 형성하는 단계와; 상기 데이터 라인과 중첩없이 상기 유기 절연막 위에 형성되고 상기 투과홀의 측면을 따라 연장되어 상기 화소 전극과 상기 드레인 전극을 접속시키는 반사 전극을 형성하는 단계와; 상기 반사 전극을 통해 노출된 상기 화소 전극의 제2 도전층을 제거하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
본 발명의 실시 예에 대한 설명에 앞서, 본 출원인에 의해 선출원된 발명(이하, 선원 발명)의 반투과형 박막 트랜지스터 기판을 먼저 살펴보기로 한다.
도 2는 선원 발명에 따른 반투과형 박막 트랜지스터 기판의 일부를 도시한 평면도이고, 도 3 및 도 4는 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ- Ⅱ', Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 2 내지 도 4에 도시된 반투과형 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그 게이트 라인(102) 및 데이터 라인(104)과 접속된 박막 트랜지스터(106), 각 화소의 반사 영역에 형성된 반사 전극(152), 각 화소 영역에 형성되고 반사 전극(152)을 통해 박막 트랜지스터(106)와 접속된 화소 전극(118), 반사 전극(152)을 통해 화소 전극(118)에 접속된 스토리지 상부 전극(122)과 전단 게이트 라인(102)의 중첩으로 형성된 스토리지 캐패시터(120)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다.
여기서, 게이트 라인(102) 및 게이트 전극(108)은 투명 도전층으로 이루어진 제1 도전층(101)과, 그 위에 금속층으로 이루어진 제2 도전층(103)이 적층된 이중 구조를 갖는다.
그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)은 데이터 라인(104)과도 중첩되게 형성된다.
반사 영역에 형성된 반사 전극(152)은 그 아래의 유기 절연막(148)의 형상을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.
화소 전극(118)은 각 화소 영역에 형성되고 투과홀(154)의 에지부를 경유하는 반사 전극(152)을 통해 드레인 전극(112)과 접속된다. 화소 전극(118)은 게이트 라인(102)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조를 갖고, 제2 도전층(103)은 투과 영역에서 오픈되어 투명 도전층인 제1 도전층(101)이 투과 영역에 노출된다.
투과홀(154)은 투과 영역에서 유기 절연막(148)으로부터 게이트 절연막(144)까지 관통하여 형성된다. 이에 따라, 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일해지게 되므로 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.
스토리지 캐패시터(120)는 화소 전극(118)과 접속된 스토리지 상부 전극(122)이 게이트 절연막(144)을 사이에 두고 전단 게이트 라인(102)과 중첩됨으로써 형성된다. 스토리지 상부 전극(122)은 투과홀(154)의 에지부를 경유하는 반사 전극(152)을 통해 화소 전극(118)과 접속되고, 스토리지 상부 전극(122)의 아래에는 반도체 패턴(115)이 더 중첩된다.
이와 같이, 도 2 내지 도 4에 도시된 반투과형 박막 트랜지스터 기판에서는 이중 구조의 화소 전극(118)이 게이트 라인(102)와 함께 형성되고, 반사 전극(152)을 통해 제2 도전층(103)이 식각되어 투과 영역에서는 제1 도전층(101)이 노출된다. 또한, 화소 전극(118)은 반사 전극(152)을 통해 드레인 전극(112) 및 스토리 지 상부 전극(122)과 접속된다. 이에 따라, 반투과형 박막 트랜지스터 기판을 4마스크 공정으로 형성할 수 있게 된다.
그런데, 도 4에 도시된 바와 같이 화소 전극(118)과 접속된 반사 전극(156)이 유기 절연막(148) 및 보호막(146)을 사이에 두고 양측의 데이터 라인(104)과 중첩되어 기생 캐패시턴스(Cdp1, Cdp2)가 증가하게 된다. 이러한 기생 캐패시턴스(Cdp1, Cdp2)의 증가로 인하여 수직 크로스토크(Crosstalk) 및 소비 전류가 증가하게 된다.
이를 해결하기 위하여, 본 발명에 따른 반투과형 박막 트랜지스터 기판은 데이터 라인과 중첩된 반사 전극을 플로팅시킴으로써 기생 캐패시턴스를 감소시킨다. 이하, 본원 발명의 바람직한 실시 예들을 도 5 내지 도 14b를 참조하여 상세히 설명하기로 한다.
도 5는 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도시한 평면도이고, 도 6은 도 5에 도시된 반투과형 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 5 및 도 6에 도시된 반투과형 박막 트랜지스터 기판은 하부 기판(242) 위에 게이트 절연막(244)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(202) 및 데이터 라인(204), 그 게이트 라인(202) 및 데이터 라인(204)과 접속된 박막 트랜지스터(206), 각 화소의 반사 영역에 형성된 제1 및 제2 반사 전극(252, 256), 각 화소 영역에 형성되고 제1 반사 전극(252)을 통해 박막 트랜지스터(206)와 접속된 화소 전극(218), 스토리지 라인(225)과 드레인 전극(212)의 중첩으로 형 성된 스토리지 캐패시터(220)를 구비한다. 이러한 반투과형 박막 트랜지스터 기판에서 각 화소 영역은 제1 및 제2 반사 전극(252, 256)이 형성된 반사 영역과 반사 전극(252)의 개구부를 통해 화소 전극(218)이 노출된 투과 영역으로 구분된다.
박막 트랜지스터(206)는 게이트 라인(202)과 접속된 게이트 전극(208), 데이터 라인(204)과 접속된 소스 전극(210), 소스 전극(210)과 마주하며 화소 전극(218)과 접속된 드레인 전극(212), 게이트 절연막(244)을 사이에 두고 게이트 전극(208)과 중첩되어 소스 전극(210)과 드레인 전극(212) 사이에 채널을 형성하는 활성층(214), 소스 전극(210) 및 드레인 전극(212)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(214) 위에 형성된 오믹 접촉층(216)을 구비한다. 이러한 박막 트랜지스터(206)는 게이트 라인(202)의 스캔 신호에 응답하여 데이터 라인(204) 상의 비디오 신호가 화소 전극(218)에 충전되어 유지되게 한다.
여기서, 게이트 라인(202) 및 게이트 전극(208)은 투명 도전층으로 이루어진 제1 도전층(201)과, 그 위에 금속층으로 이루어진 제2 도전층(203)이 적층된 이중 구조를 갖는다. 여기서, 제2 도전층(203)은 이중 이상의 금속층이 적층된 복층 구조로 형성되기도 한다.
그리고, 활성층(214) 및 오믹 접촉층(216)을 포함하는 반도체 패턴(215)은 데이터 라인(204)과도 중첩되게 형성된다.
화소 전극(218)은 각 화소 영역에 게이트 라인(202)과 함께 제1 및 제2 도전층(201, 203)이 적층된 이중 구조로 형성된다. 이러한 화소 전극(218)의 제2 도전층(203)은 투과홀(254) 내에서 제거되어 제1 도전층(201)이 노출된 투과 영역을 정 의한다. 또한, 화소 전극(218)은 게이트 라인(202)과 이격됨과 아울러, 데이터 라인(204)과도 중첩없이 이격된다.
투과홀(254)은 박막 트랜지스터(206) 및 데이터 라인(204)을 덮도록 적층된 보호막(246) 및 유기 절연막(248)을 관통함과 아울러, 보호막(246) 아래의 게이트 절연막(244)까지 관통하여 형성된다. 이러한 투과홀(254)은 화소 전극(218)의 제2 도전층(203)까지 관통하여 제1 도전층(201)을 노출시킨다. 또한, 투과홀(254)은 드레인 전극(212)의 측면을 노출시킨다. 유기 절연막(248)은 엠보싱 표면을 갖도록 형성된다.
제1 및 제2 반사 전극(252, 256)은 화소영역 별로 독립되면서 유기 절연막(248) 위에 형성되어 외부광을 반사시키는 반사 영역의 정의한다. 투과홀(254)의 상하부에 위치하는 제1 반사 전극(252)은 게이트 라인(202)의 일부분과 중첩되면서 투과홀(254)의 측면을 따라 연장되어 화소 전극(218)과 접속된다. 투과홀(254)의 하부 측면을 감싸는 제1 반사 전극(252)은 드레인 전극(212)과 화소 전극(218)을 접속시킨다. 이러한 제1 반사 전극(252)은 양측부로 돌출되어 데이터 라인(204)의 양측부와 중첩된다. 투과홀(254)의 양측부에 위치하는 제2 반사 전극(256)은 데이터 라인(204)의 양측부와 중첩되면서 플로팅된다. 다시 말하여, 제2 반사 전극(256)은 데이터 라인(204)의 양측부와 중첩되면서 투과홀(254)의 측면을 따라 연장되기는 하지만, 화소 전극(218)과는 접속되지 않음으로써 플로팅된다. 이에 따라, 제2 반사 전극(256)과 데이터 라인(204)의 중첩으로 형성된 기생 캐패시턴스(Cdp1, Cdp2)가 감소된다. 이러한 제2 반사 전극(256)은 제1 반사 전극(252)의 돌출부 사 이의 데이터 라인(204)과 중첩된다. 그리고, 제1 및 제2 반사 전극(252, 256)은 그 아래의 유기 절연막(248)의 형상을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.
이러한 제1 및 제2 반사 전극(252, 256)을 마스크로 하여 화소 전극(218)의 제2 도전층(203)이 식각된다. 이에 따라, 제1 반사 전극(252)은 화소 전극(218)의 제2 도전층(203), 즉 금속층과 접속되므로 컨택 저항을 감소시킬 수 있게 된다. 예를 들면, 제1 및 제2 반사 전극(252, 256)으로 AlNd를, 화소 전극(218)의 제1 도전층(201)으로 ITO를, 제2 도전층(203)으로 Mo을 이용하는 경우 AlNd와 ITO는 Mo을 통해서만 접속하게 되므로 Al2O3 생성으로 인한 AlNd와 ITO와의 컨택 저항 증가를 방지할 수 있게 된다.
화소 전극(218)은 박막 트랜지스터를 통해 공급된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 반사 영역과 투과 영역 각각의 액정층을 경유하는 광의 투과율을 조절하므로 상기 비디오 신호에 따라 휘도가 달라지게 된다.
이 경우, 상대적으로 두꺼운 유기 절연막(248)을 관통하는 투과홀(254)에 의해 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일해지게 된다. 구체적으로, 반사 영역으로 입사된 주변광이 액정층 내에서 액정층->반사 전극(252, 256)->액정층을 경유하는 경로와, 투과 영역으로 입사된 백라이트 유닛의 투과광이 액정층을 경유하는 경로의 길이가 동일함으로써 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.
스토리지 캐패시터(220)는 스토리지 라인(225)이 게이트 절연막(244)을 사이에 두고 드레인 전극(212)과 중첩됨으로써 형성된다. 여기서, 드레인 전극(212)은 박막 트랜지스터(206)로부터 반도체 패턴(215)과 함께 스토리지 라인(225)과 중첩되도록 신장되고, 투과홀(254)을 통해 측면이 노출되어 화소 전극(218)과 접속된 제1 반사 전극(252)과 접속된다. 스토리지 라인(225)은 게이트 라인(202)과 같이 기판(242) 상에 제1 및 제2 도전층(201, 203)이 적층된 이중 구조로 형성된다.
이와 같이, 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판에서 게이트 라인(202)의 양측부와 중첩된 제1 반사 전극(252)은 투과홀(254)의 측면을 경유하여 화소 전극(218)과 드레인 전극(212)을 접속시킨다. 반면에, 데이터 라인(204)의 양측부와 중첩된 제2 반사 전극(256)은 화소 전극(218)과 오픈되어 플로팅된다. 이에 따라, 제2 반사 전극(256)과 데이터 라인(204)의 중첩으로 인한 기생 캐패시턴스(Cdp1, Cdp2)가 감소하여 수직 크로스토크 및 소비 전류를 감소시킬 수 있게 된다.
이러한 구성을 갖는 본 발명의 제1 및 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판은 다음과 같이 4마스크 공정으로 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(242) 상에 게이트 라인(202), 게이트 전극 (208), 스토리지 라인(225), 화소 전극(218)을 포함하는 게이트 패턴이 형성된다. 이러한 게이트 패턴은 제1 및 제2 도전층(201, 203)이 적층된 이중 구조로 형성된다.
구체적으로, 하부 기판(242) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(201, 203)이 적층된다. 적층된 제1 및 제2 도전층(201, 203)은 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 게이트 라인(202), 게이트 전극(208), 스토리지 라인(225), 화소 전극(218)을 포함하는 제1 마스크 패턴군이 형성된다. 제1 도전층(201)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(203)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 패턴군이 형성된 하부 기판(242) 상에 게이트 절연막(244)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(204), 소스 전극(210), 드레인 전극(212)을 포함하는 소스/드레인 금속 패턴과, 소스/드레인 금속 패턴의 배면을 따라 중첩된 활성층(214) 및 오믹 접촉층(216)을 포함하는 반도체 패턴(215)을 포 함하는 제2 마스크 패턴군이 형성된다. 이러한 제2 마스크 패턴군은 회절 노광 마스크를 이용한 하나의 마스크 공정으로 형성된다.
구체적으로, 제1 마스크 패턴군이 형성된 하부 기판(242) 상에 게이트 절연막(244), 비정질 실리콘층, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(244), 비정질 실리콘층, 불순물 도핑된 비정질 실리콘층은 PECVD 방법으로, 소스/드레인 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(244)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다.
그리고, 소스/드레인 금속층 위에 회절 노광 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 반도체 패턴 및 소스/드레인 패턴이 형성되어야 하는 영역에는 상대적으로 두껍게 형성되고, 박막 트랜지스터의 채널이 형성될 영역에는 상대적으로 얇게 형성된다.
이러한 단차를 갖는 포토레지스트 패턴을 이용한 식각 공정으로 데이터 라인(204), 소스 전극(210)과 일체화된 드레인 전극(212)을 포함하는 소스/드레인 금속 패턴과, 그 아래의 반도체 패턴(215)이 형성된다. 여기서, 드레인 전극(212)은 반 도체 패턴(215)과 함께 스토리지 라인(225)과 중첩되어 스토리지 캐패시터(220)를 형성한다.
그 다음, 애싱 공정으로 포토레지스트 패턴의 얇은 부분은 제거되고 두꺼운 부분은 얇아지게 하고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 소스 전극(210)과 드레인 전극(212)은 분리되고 그 아래의 오믹 접촉층(216)이 제거되게 한다. 이어서, 스트립 공정으로 소스/드레인 금속 패턴 위에 잔존하는 포토레지스트 패턴이 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
제3 마스크 공정으로 제2 마스크 패턴군이 형성된 게이트 절연막(244) 상에 보호막(246) 및 유기 절연막(248)이 형성되고, 각 화소 영역에 그들을 관통하는 투과홀(254)이 형성된다.
구체적으로, 제2 마스크 패턴군이 형성된 게이트 절연막(244) 상에 PECVD 등의 증착 방법으로 보호막(246)이 형성된다. 보호막(246)으로는 게이트 절연막(244)과 같은 무기 절연 물질이 이용된다. 유기 절연막(248)은 포토 아크릴 등과 같은 감광성 유기 물질을 스핀 코팅 방법 등으로 보호막(246) 위에 코팅함으로써 형성된다.
그 다음, 제3 마스크를 이용한 포토리소그래피 공정으로 유기 절연막(248)을 패터닝함으로써 제3 마스크의 투과부에 대응하여, 투과 영역에서 유기 절연막(248)을 관통하는 투과홀(254)이 형성된다. 또한, 제3 마스크에서 투과부를 제외한 나 머지 부분이 차단부와 회절 노광부(또는 반투과부)가 반복되는 구조를 갖게 되고, 이에 대응하여 유기 절연막(248)은 반사 영역에서 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기 절연막(248)을 소성함으로써 반사 영역에서 유기 절연막(248)의 표면은 엠보싱 형상을 갖게 된다.
이어서, 유기 절연막(248)을 마스크로 이용한 식각 공정, 예를 들면 건식 식각으로 그 아래의 보호막(246) 및 게이트 절연막(244)을 패터닝함으로써 투과홀(254)은 게이트 절연막(244)까지 관통하게 된다. 이때, 투과홀(254)을 통해 노출된 드레인 전극(212)과 그 아래의 반도체 패턴(215)도 식각된다. 여기서, 식각 속도 차이로 인하여 드레인 전극(212)과 그 아래의 반도체 패턴(215) 보다 게이트 절연막(244)의 측면이 약간 돌출된 구조를 갖게 된다. 이러한 투과홀(254)은 화소 전극(218)의 제2 도전층(203)을 노출시키고, 그의 측면을 통해 드레인 전극(212)의 측면이 노출된다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제4 마스크 공정으로 제1 및 제2 반사 전극(252, 256)이 형성되고, 제1 및 제2 반사 전극(252, 256)의 개구부를 통해 투과홀(254) 내에서 화소 전극(218)의 제1 도전층(201)이 노출된다.
구체적으로, 엠보싱 표면을 갖는 유기 절연막(248) 위에 반사 금속층이 엠보싱 형상을 유지하며 형성된다. 반사 금속층으로는 Al, AlNd 등과 같이 반사율이 높은 금속이 단일층 구조로 이용되거나, AlNd/Mo 등과 같이 이중 구조로 이용된다. 그 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 반사 금속층이 패터닝됨으로써 각 화소의 반사 영역마다 제1 및 제2 반사 전극(252, 256)이 형성된다. 이때, 투과홀(254)을 통해 노출된 화소 전극(218)의 제2 도전층(203)이 그 위에 적층된 반사 금속층과 함께 식각됨으로써 화소 전극(218)의 제1 도전층(201)이 노출된 구조를 갖게 된다. 투과홀(254)의 상하부에 위치하는 제1 반사 전극(252)은 게이트 라인(202)의 일부분과 중첩되면서 투과홀(254)의 측면을 따라 연장되어 드레인 전극(212)과 화소 전극(218)을 접속시킨다. 이러한 제1 반사 전극(252)은 화소 전극(218)의 제1 도전층(201)의 테두리를 따라 잔존하는 제2 도전층(254)과 면 접속되며, 양측부로 돌출되어 데이터 라인(204)의 양측부와 중첩되기도 한다. 투과홀(254)의 양측부에 위치하는 제2 반사 전극(256)은 데이터 라인(204)의 양측부와 중첩되면서 플로팅된다.
이와 같이, 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 4마스크 공정으로 형성되므로 공정을 단순화할 수 있게 된다.
도 11a는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 11b은 도 11a에 도시된 반투과형 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 11a 및 도 11b에 도시된 반투과형 박막 트랜지스터 기판은 도 5 및 도 6에 도시된 박막 트랜지스터 기판과 대비하여 제1 반사 전극(262)은 데이터 라인(204)과 중첩되지 않고, 플로팅된 제2 반사 전극(266)만 데이터 라인(204)의 양측 부와 중첩된 것을 제외하고는 동일한 구성 요소들을 구비하고, 전술한 4마스크 공정으로 형성된다. 따라서, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
화소 전극(218)과 접속된 제1 반사 전극(262)은 게이트 라인(202)의 양측부와 중첩되고, 데이터 라인(204)과는 중첩되지 않는다. 플로팅된 제2 반사 전극(266)은 데이터 라인(204)의 양측부와 중첩되고, 데이터 라인(204)을 따라 길게 형성된다. 이에 따라, 데이터 라인(204)은 플로팅된 제2 반사 전극(266)하고만 중첩되므로 기생 캐패시턴스(Cdp1, Cdp2)가 더욱 감소하여 수직 크로스토크 및 소비 전류를 더 감소시킬 수 있게 된다.
도 12a는 본 발명의 제3 실시 예에 따른 반투과형 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 12b는 도 12a에 도시된 반투과형 박막 트랜지스터 기판을Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 12a 및 도 12b에 도시된 반투과형 박막 트랜지스터 기판은 도 11a 및 도 11b에 도시된 반투과형 박막 트랜지스터 기판과 대비하여 화소 전극(218)이 데이터 라인(204)의 양측부와 중첩되어 제2 반사 전극(276)의 선폭이 감소된 것을 제외하고는 동일한 구성 요소들을 구비하고, 전술한 4마스크 공정으로 형성된다. 따라서, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
화소 전극(218)이 데이터 라인(204)의 양측부와 중첩된다. 이때, 화소 전극(218)에서 제1 및 제2 도전층(201, 203)이 적층된 부분이 데이터 라인(204)의 양측부와 중첩된다. 이에 따라, 데이터 라인(204)의 양측부와 중첩되며 플로팅된 제2 반사 전극(276)의 선폭을 빛샘 고려없이 감소시킬 수 있게 된다. 따라서, 도 11b에서 데이터 라인(204)의 양측부와 중첩된 2개의 제2 반사 전극(276)의 선폭을 포함한 거리(W1) 보다 도 12b에서 2개의 제2 반사 전극(276)의 선폭을 포함한 거리(W2)가 감소하게 됨을 알 수 있다. 이 결과, 제2 반사 전극(276)의 선폭이 감소한 만큼 화소 전극(218)의 제1 도전층(201)이 노출되는 투과 개구율을 향상시킬 수 있게 된다.
도 13a는 본 발명의 제4 실시 예에 따른 반투과형 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 13b은 도 13a에 도시된 반투과형 박막 트랜지스터 기판을Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 13a 및 도 13b에 도시된 반투과형 박막 트랜지스터 기판은 도 2 및 도 3에 도시된 반투과형 박막 트랜지스터 기판과 대비하여 반사 전극(282)이 데이터 라인(204)의 양측부와 중첩없이 이격되고 투과홀(254)을 통해 화소 전극(218)과 접속된 것을 제외하고는 동일한 구성 요소들을 구비하고, 전술한 4마스크 공정으로 형성된다. 따라서, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
반사 전극(282)은 도 2 및 도 3과 같이 투과홀(254)의 측면을 감싸면서 화소 전극(218)과 접속되는 반면, 데이터 라인(204)과는 중첩없이 이격된다. 이에 따라, 반사 전극(282)과 데이터 라인(204)의 중첩으로 인한 기생 캐패시턴스(Cdp1, Cdp2)를 감소시켜 수직 크로스토크 및 소비 전류를 감소시킬 수 있게 된다. 이 경우, 반사 전극(282)과 데이터 라인(204)의 이격으로 인한 빛샘을 방지하기 위하여 칼라 필터 기판에 블랙 매트릭스(300)가 추가된다. 블랙 매트릭스(300)는 데이터 라인(204)과 중첩되고, 반사 전극(282)의 일부분과 중첩되어 빛샘을 차단한다.
상술한 바와 같이, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법은 4마스크 공정으로 공정을 단순화시키면서도 한 화소 영역에 형성된 반사 전극을 투과홀을 통해 노출된 드레인 전극과 화소 전극을 접속시키는 제1 반사 전극과, 데이터 라인의 양측부와 중첩되면서 플로팅된 제2 반사 전극으로 분리한다.
또는, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법은 화소 전극과 접속된 반사 전극을 데이터 라인과 중첩되지 않게 형성한다.
이에 따라, 반사 전극 및 데이터 라인의 중첩으로 인한 기생 캐패시턴스가 감소하여 수직 크로스토크 및 소비 전류가 감소하게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (30)

  1. 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 복층 구조의 게이트 라인과;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 화소 영역에 상기 제1 도전층으로 형성되고, 그 제1 도전층의 테두리를 따라 상기 제2 도전층이 잔존하는 화소 전극과;
    상기 박막 트랜지스터를 덮는 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극의 제1 도전층을 노출시키는 투과홀과;
    상기 유기 절연막 위에 형성되고 상기 투과홀의 일부 측면을 따라 연장되어 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 접속시키는 반사 전극과;
    상기 데이터 라인의 양측부와 중첩되도록 상기 유기 절연막 위에 형성된 플로팅 전극을 구비하는 것을 반투과형 박막 트랜지스터 기판.
  2. 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 복층 구조의 게이트 라인과;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 화소 영역에 상기 제1 도전층으로 형성되고, 그 제1 도전층의 테두리를 따라 상기 제2 도전층이 잔존하는 화소 전극과;
    상기 박막 트랜지스터를 덮는 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극의 제1 도전층을 노출시키는 투과홀과;
    상기 데이터 라인과 중첩없이 상기 유기 절연막 위에 형성되고 상기 투과홀의 측면을 따라 연장되어 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 접속시키는 반사 전극을 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  3. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,
    상기 복층 구조로 상기 게이트 라인과 나란하게 형성된 스토리지 라인과;
    상기 박막 트랜지스터로부터 신장된 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 반사 전극 및 플로팅 전극이 엠보싱 형상을 갖도록 그 아래의 상기 유기 절연막이 엠보싱 표면을 갖는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  5. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터와 상기 유기 절연막 사이에 형성되며 상기 투과홀이 관통하는 무기 절연물의 보호막을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 반사 전극은 상기 게이트 라인의 양측부와 중첩되고, 상기 투과홀의 측면들 중 상기 게이트 라인과 인접한 측면을 따라 연장되어 상기 화소 전극과 접속된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 반사 전극은 상기 투과홀을 통해 노출된 상기 드레인 전극의 측면과 접속되고, 상기 투과홀을 통해 노출된 상기 화소 전극의 제2 도전층과 접속된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 반사 전극의 양측부는 상기 데이터 라인과 중첩되도록 돌출된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  9. 제 8 항에 있어서,
    상기 플로팅 전극은 상기 반사 전극의 돌출부 사이의 데이터 라인과 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 플로팅 전극은 상기 데이터 라인을 따라 길게 형성되고, 인접한 화소 영역의 플로팅 전극과는 분리된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  11. 제 1 항에 있어서,
    상기 플로팅 전극은 상기 데이터 라인과 인접한 상기 투과홀의 측면을 따라 연장되고 상기 화소 전극과는 오픈된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  12. 제 1 항에 있어서,
    상기 플로팅 전극은 상기 게이트 라인 및 데이터 라인과 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막트랜지스터 기판.
  13. 제 1 항에 있어서,
    상기 화소 전극은 상기 데이터 라인의 양측부와 중첩되도록 형성된 것을 특 징으로 하는 반투과형 박막 트랜지스터 기판.
  14. 제 1 항에 있어서,
    상기 화소 전극은 상기 데이터 라인과 중첩없이 이격되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  15. 제 2 항에 있어서,
    상기 반사 전극과 상기 데이터 라인과의 이격 부분을 통한 빛샘은 칼라 필터 기판에 형성된 블랙 매트릭스에 의해 차단되는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  16. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,
    상기 제2 도전층은 이중 이상의 복층 구조로 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  17. 투명한 제1 도전층과 불투명한 제2 도전층의 이중 구조를 갖는 게이트 라인 및 게이트 전극, 화소 전극을 포함하는 제1 마스크 패턴군을 형성하는 단계와;
    상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴과, 그 반도체 패턴 위에 중첩된 데이터 라인, 소스 전극, 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와;
    상기 소스/드레인 금속 패턴을 덮는 유기 절연막을 형성하는 단계와;
    상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극을 노출시키는 투과홀을 형성하는 단계와;
    상기 유기 절연막 위에 형성되고 상기 투과홀의 일부 측면을 따라 연장되어 상기 화소 전극과 상기 드레인 전극을 접속시키는 반사 전극과, 상기 데이터 라인의 양측부와 중첩되도록 상기 유기 절연막 위에 플로팅 전극을 형성하는 단계와;
    상기 반사 전극 및 플로팅 전극을 통해 노출된 상기 화소 전극의 제2 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  18. 투명한 제1 도전층과 불투명한 제2 도전층의 이중 구조를 갖는 게이트 라인 및 게이트 전극, 화소 전극을 포함하는 제1 마스크 패턴군을 형성하는 단계와;
    상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴과, 그 반도체 패턴 위에 중첩된 데이터 라인, 소스 전극, 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와;
    상기 소스/드레인 금속 패턴을 덮는 유기 절연막을 형성하는 단계와;
    상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 화소 전극을 노출시키는 투과홀을 형성하는 단계와;
    상기 데이터 라인과 중첩없이 상기 유기 절연막 위에 형성되고 상기 투과홀의 측면을 따라 연장되어 상기 화소 전극과 상기 드레인 전극을 접속시키는 반사 전극을 형성하는 단계와;
    상기 반사 전극을 통해 노출된 상기 화소 전극의 제2 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  19. 제 17 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 유기 절연막을 형성하는 단계는
    상기 소스/드레인 금속 패턴을 덮는 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  20. 제 17 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 유기 절연막이 엠보싱 표면을 갖도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  21. 제 17 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 복층 구조로 상기 게이트 라인과 나란한 스토리지 라인을 형성하는 단계와;
    상기 드레인 전극이 상기 반도체 패턴과 함께 신장되어 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  22. 제 17 항에 있어서,
    상기 반사 전극은 상기 게이트 라인의 양측부와 중첩되고, 상기 투과홀의 측면들 중 상기 게이트 라인과 인접한 측면을 따라 연장되어 상기 화소 전극과 접속되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  23. 제 22 항에 있어서,
    상기 반사 전극은 상기 투과홀을 통해 노출된 상기 드레인 전극의 측면과 접속되고, 상기 투과홀을 통해 노출된 상기 화소 전극의 제2 도전층과 접속되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  24. 제 22 항에 있어서,
    상기 반사 전극의 양측부는 상기 데이터 라인과 중첩되도록 돌출된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  25. 제 24 항에 있어서,
    상기 플로팅 전극은 상기 반사 전극의 돌출부 사이의 데이터 라인과 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  26. 제 17 항에 있어서,
    상기 플로팅 전극은 상기 데이터 라인을 따라 길게 형성되고, 인접한 화소 영역의 플로팅 전극과는 분리된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  27. 제 17 항에 있어서,
    상기 플로팅 전극은 상기 데이터 라인과 인접한 상기 투과홀의 측면을 따라 연장되고 상기 화소 전극과는 오픈되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  28. 제 17 항에 있어서,
    상기 플로팅 전극은 상기 게이트 라인 및 데이터 라인과 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막트랜지스터 기판의 제조방법.
  29. 제 17 항에 있어서,
    상기 화소 전극은 상기 데이터 라인의 양측부와 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  30. 제 17 항에 있어서,
    상기 화소 전극은 상기 데이터 라인과 중첩없이 이격되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
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