KR101296898B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화면서 전식에 강한 패드를 가지는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터 기판은 게이트라인 및 데이터라인 중 적어도 어느 하나의 신호라인과 접속되며 투명한 제1 도전층과 불투명한 제2 도전층을 포함하는 적어도 2층 구조의 신호패드와; 상기 신호패드의 제1 도전층을 노출시키는 콘택홀을 가지며 상기 제2 도전층을 덮도록 형성된 적어도 한 층의 절연막을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate And Method for Fabricating The Same}
도 1은 종래 액정 표시 패널을 나타내는 사시도이다.
도 2는 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판을 나타내는 단면도이다.
도 3a 및 도 3b는 도 2에 도시된 패드 영역을 상세히 설명하기 위한 평면도 및 단면도이다.
도 4는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판을 나타내는 평면도이다.
도 5는 도 4에서 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 6a 및 도 6b는 서로 다른 금속층으로 형성된 형성된 데이터 패드와 데이터라인을 연결하기 위한 콘택전극을 상세히 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 내지 도 8d는 본 발명의 제2 실시 예에 따른 반투과형 박막트랜지스터 기판의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 내지 도 10d는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
도 11a 및 도 11b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12c는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 제1 도전층 102 : 게이트 라인
103 : 제2 도전층 105 : 비정질 실리콘층
106 : 박막 트랜지스터 108 : 게이트 전극
109 : 소스·드레인패턴 금속층 110 : 소스 전극
112 : 드레인 전극 114 : 활성층
115 : 반도체 패턴 116 : 오믹 접촉층
118 : 화소 전극 122 : 스토리지 상부 전극
128 : 게이트 패드 138 : 데이터 패드
142 : 하부 기판 144 : 게이트 절연막
146 : 보호막 148 : 유기막
152 : 반사 전극 154 : 투과홀
본 발명은 박막 트랜지스터 기판에 관한 것으로, 특히 공정을 단순화면서 전식에 강한 패드를 가지는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정(76)을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.
칼라 필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(68)와, 칼러 구현을 위한 칼러 필터(62), 화소 전극(72)과 수직전계를 이루는 공통전극(64)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(82) 및 데이터라인(74)과, 그들(82,74)의 교차부에 형성된 박막트랜지스터(58)와, 박막트랜지스터(58)와 접속된 화소 전극(72)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막트랜지스터 어레이가 하부기판(21) 상에 형성된다. 또한, 박막트랜지스터 기판은 게이트 라인(82)으로부터 신장된 게이트 패드(78)와, 데이터 라인(74)으로부터 신장된 데이터패드(66)를 더 구비한다.
이러한 액정 표시 장치는 백라이트 유닛(Back light unit)으로부터 입사된 광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형으로 대별된다.
투과형은 백라이트 유닛의 전력 소모가 크고, 반사형은 외부광에 의존함에 따라 어두운 환경에서는 화상을 표시할 수 없는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 백라이트 유닛을 이용하는 투과 모드와 외부광을 이용하는 반사 모드가 선택 가능한 반투과형 액정 표시 장치가 대두되고 있다. 반투과형 액정 표시 장치는 외부광이 충분하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작하게 되므로 투과형 보다 소비 전력을 줄일 수 있으면서 반사형과 달리 외부광 제약을 받지 않게 된다.
그러나, 반투과형 액정 표시 장치에서 박막 트랜지스터 기판(70)은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판(70)은 마스크 공정 수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 기판(70)의 제조공정을 단순화하여 제조단가를 줄일 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 전식에 강한 패드를 가지는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 게이트라인 및 데이터라인 중 적어도 어느 하나의 신호라인과 접속되며 투명한 제1 도전층과 불투명한 제2 도전층을 포함하는 적어도 2층 구조의 신호패드와; 상기 신호패드의 제1 도전층을 노출시키는 콘택홀을 가지며 상기 제2 도전층을 덮도록 형성된 적어도 한 층의 절연막을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 게이트라인 및 데이터라인 중 적어도 어느 하나의 신호라인과 접속되며 투명한 제1 도전층과 불투명한 제2 도전층을 포함하는 적어도 2층 구조의 신호패드를 형성하는 단계와; 상기 신호패드의 제1 도전층을 노출시키는 콘택홀을 가지며 상기 제2 도전층을 덮도록 적어도 한 층의 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 2는 본 발명의 제1 실시 예에 따른 반투과형 박막트랜지스터 기판을 도시한 단면도이다.
도 2에 도시된 반투과형 박막트랜지스터 기판은 제1 내지 제4 마스크 공정으로 형성된다.
제1 마스크 공정으로 하부 기판(42) 상에 게이트라인, 게이트 라인과 접속된 게이트 전극(8) 및 게이트 패드(28), 데이터 패드(38), 화소전극(18)을 포함하는 게이트 패턴이 형성된다. 이러한 게이트 패턴은 제1 및 제2 도전층(1,3)이 적층된 이중 구조로 형성된다.
제2 마스크공정으로 게이트 절연막(44) 상에 데이터라인(4), 소스 전극(10), 드레인 전극(12), 스토리지 상부 전극(22)을 포함하는 소스·드레인패턴 패턴과, 소스·드레인패턴 패턴의 배면을 따라 중첩되게 형성된 활성층(14) 및 오믹접촉층(16)을 포함하는 반도체 패턴(15)이 형성된다.
제3 마스크 공정으로 소스·드레인패턴 패턴이 형성된 게이트 절연막(44) 상에 투과영역에서 투과홀(54)을 갖는 보호막(46) 및 유기막(48)이 형성된다. 이 때, 투과홀(54)은 게이트 절연막(44)까지 관통하게 되고, 패드 영역의 보호막(46) 및 게이트 절연막(44)이 제거되어 게이트 패드(28) 및 데이터 패드(38) 각각의 제2 도전층(3)이 노출된다.
제4 마스크 공정으로 각 반사영역의 유기막(48) 상에 반사전극(52)이 형성되고, 투과홀(54)을 통해 화소전극(18)의 제1 도전층(1)이 노출되며, 게이트 패드(28) 및 데이터 패드(38) 각각의 제1 도전층(1)이 노출된다.
이와 같이, 본 발명의 제1 실시 예에 따른 반투과형 박막트랜지스터 기판은 4 마스크공정으로 형성되므로 공정을 단순화할 수 있다.
그러나, 게이트 패드(28) 및 데이터 패드(38) 각각은 구동 집적 회로와 접촉되는 영역이 제1 도전층(1)으로 형성된다. 이 경우, 게이트 패드(28) 및 데이터 패드(38) 각각은 신호라인과 접속되는 영역이 도 3a 및 도 3b에 도시된 바와 같이 제2 도전층(3)이 외부로 노출된 구조를 갖기 때문에 전식에 취약한 구조이다.
또한, 게이트 패드(28) 및 데이터 패드(38) 각각은 구동 집적 회로와 접촉되는 영역이 제1 도전층(1)으로만 형성된다. 이 경우, 상대적으로 높은 저항성분을 가지는 제1 도전층(1)에 의해 검사공정시 검사가 제대로 되지 않는 경우가 종종 발생된다.
뿐만 아니라, 유기막(48), 보호막(46) 및 게이트 절연막(44)에 의해 노출된 제2 도전층(3)은 반사전극(52) 패터닝 공정시 이용되는 식각액에 의해 노출되어 단락 등의 불량이 발생된다.
도 4는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 3에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 반투과형 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그 게이트 라인(102) 및 데이터 라인(104)과 접속된 박막 트랜지스터(106), 각 화소의 반사 영역에 형성된 반사 전극(152), 각 화소 영역에 형성되고 반사 전극(152)을 통해 박막 트랜지스터(106)와 접속된 화소 전극(118)을 구비한다.
그리고, 반투과형 박막 트랜지스터 기판은 반사 전극(152)을 통해 화소 전극(118)에 접속된 스토리지 상부 전극(122)과 전단 게이트 라인(102)의 중첩으로 형성된 스토리지 캐패시터(120), 게이트 라인(102)과 접속된 게이트 패드(128), 데이터 라인(104)과 접속된 데이터 패드(138)를 구비한다.
이러한 반투과형 박막 트랜지스터 기판에서 각 화소 영역은 반사 전극(152)이 형성된 반사 영역과 반사 전극(152)이 형성되지 않은 투과 영역으로 구분된다.
박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다. 이러한 박막 트랜지스터(106)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(118)에 충전되어 유지되게 한다.
여기서, 게이트 라인(102) 및 게이트 전극(108)은 투명 도전층으로 이루어진 제1 도전층(101)과, 그 위에 금속층으로 이루어진 제2 도전층(103)이 적층된 이중 구조를 갖는다.
그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)은 데이터 라인(104)과도 중첩되게 형성된다.
반사 전극(152)은 각 화소의 반사 영역에 형성되어 외부광을 반사시킨다. 이러한 반사 전극(152)은 그 아래의 유기막(148)의 형상을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.
화소 전극(118)은 각 화소 영역에 투명 도전층으로 형성되고 투과홀(154)의 에지부를 경유하는 반사 전극(152)을 통해 드레인 전극(112)과 접속된다. 화소전극(118)은 제1 도전층(101)으로 형성되거나 제1 도전층(101)과, 그 제1 도전층(101) 상에 제1 도전층(101)의 테두리를 따라 제2 도전층(103)이 형성될 수 있다. 이 제2 도전층(103)은 반사전극(152)과 제1 도전층(101)과의 콘택 저항 증가를 방지하는 역할을 한다.
이러한 화소 전극(118)은 박막 트랜지스터를 통해 공급된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 반사 영역과 투과 영역 각각의 액정층을 경유하는 광의 투과율을 조절하므로 상기 비디오 신호에 따라 휘도가 달라지게 된다.
투과홀(154)은 투과 영역에서 화소 전극(118) 위의 게이트 절연막(144)과, 박막 트랜지스터(106) 위의 보호막(146), 유기막(148)을 관통하여 형성된다. 이에 따라, 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일해지게 되므로 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.
스토리지 캐패시터(120)는 화소 전극(118)과 접속된 스토리지 상부 전극(122)이 게이트 절연막(144)을 사이에 두고 전단 게이트 라인(102)과 중첩됨으로써 형성된다. 스토리지 상부 전극(122)은 투과홀(154)의 에지부를 경유하는 반사 전극(152)을 통해 화소 전극(118)과 접속되고, 스토리지 상부 전극(122)의 아래에는 반도체 패턴(115)이 더 중첩된다.
게이트 라인(102)은 게이트 패드(128)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(128)는 투명 도전층으로 이루어진 제1 도전층(101)과, 그 제1 도전층(101)의 테두리를 따라 형성된 제2 도전층(103)이 적층된 이중 구조를 갖는다. 이러한 게이트패드(128)의 제1 도전층(101)은 유기막(148), 보호막(146) 및 게이트 절연막(144)을 관통하는 제1 콘택홀(124)을 통해 노출되며, 제2 도전층(103)은 게이트 절연막(144)에 의해 덮혀지도록 형성된다.
데이터 라인(104)은 데이터 패드(138)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(138)는 게이트 패드(128)과 같이 투명 도전층으로 이루어진 제1 도전층(101)과, 그 제1 도전층(101)의 테두리를 따라 형성된 제2 도전층(103)이 적층된 이중 구조를 갖는다. 이러한 데이터 패드(138)의 제1 도전층(101)은 유기막(148), 보호막(146) 및 게이트 절연막(144)을 관통하는 제2 콘택홀(134)을 통해 노출되며, 제2 도전층(103)은 게이트 절연막(144)에 의해 덮혀지도록 형성된다.
한편, 데이터 패드(138)는 도 6a 및 도 6b에 도시된 콘택 전극(160)를 통해 데이터 라인(104)과 접속된다. 즉, 콘택 전극(160)은 데이터 패드(138)로부터 신장된 데이터 링크와 데이터 라인(104)을 접속시킨다.
콘택전극(160)은 반사 전극(152)과 동일한 금속(AlNd, AlNd/Mo, Al, Al/Mo)으로 형성한다. 이 콘택전극(160)이 외부로 노출되어 부식되는 것을 방지하기 위해 실링재(도시하지 않음)와 중첩되는 영역 또는 실링재에 의해 마련되는 액티브영역에 위치한다. 이 콘택전극(160)은 유기막(148), 보호막(146), 데이터 라인(104), 반도체 패턴(115), 게이트 절연막(144)을 관통하는 제3 콘택홀(162)을 통해 데이터 패드(138)와 접속된다. 이에 따라, 콘택전극(160)은 제3 콘택홀(162)을 통해 노출된 데이터라인(104)과 측면 접속되고, 데이터 패드(138)의 제2 도전층(103)과 면 접속된다.
한편, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 게이트라인, 게이트 전극, 화소전극, 게이트 패드 및 데이터 패드를 포함하는 게이트 패턴에 제3 도전층이 더 적층될 수 있다. 제3 도전층은 제2 도전층을 따라 그 제2 도전층 상에 Al,AlNd등과 같은 금속으로 형성된다. 이러한 제3 도전층은 제2 도전층과 함께 제1 도전층의 저항값을 줄이는 역할을 한다.
이와 같이, 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판은 제1 도전층과, 그 제1 도전층의 테두리를 따라 형성되는 제2 도전층이 적층된 구조를 가지는 패드를 구비한다. 이 경우, 투명 도전층으로 형성된 제1 도전층이 외부로 노출되며 제2 도전층은 게이트 절연막에 의해 보호되므로 수분에 의한 전식 발생을 줄일 수 있다. 또한, 제1 도전층의 테두리를 따라 형성되는 제2 도전층에 의해 상대적으로 높은 제1 도전층의 저항값을 줄일 수 있다.
이러한 구성을 갖는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 4마스크 공정으로 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(108) 및 게이트 패드(128), 데이터 패드(138), 화소 전극(118)을 포함하는 게이트 패턴이 형성된다.
구체적으로, 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(101, 103)이 적층된다. 제1 도전층(101)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(103)으로는 Mo, Cu, AlNd, Al, Cr, Ti, Al합금, Mo합금, Cu합금등과 같은 금속 물질이 이용된다. 제2 도전층(103) 위에 포토레지스트가 도포된 다음, 회절 노광 마스크 또는 반투과 마스크를 이용한 포토리소그래피 공정으로 포토레지스트를 노광 및 현상함으로써 도 8a에 도시된 바와 같이 제1 포토레지스트 패턴(201A)과, 제1 포토레지스트 패턴(201A)와 단차를 갖는 제2 포토레지스트 패턴(210B)이 형성된다.
이어서, 단차를 갖는 포토레지스트 패턴(210)을 이용한 식각 공정으로 제1 및 제2 도전층(101,103)이 패터닝됨으로써 도 8b에 도시된 바와 같이 게이트 라인(102), 게이트 전극(108) 및 게이트 패드(128), 데이터 패드(138), 화소 전극(118)을 포함하는 게이트 패턴이 형성된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(210)을 애싱함으로써 도 8c에 도시된 바와 같이 제1 포토레지스트 패턴(210A)은 얇아지게 되고, 제2 포토레지스트 패턴(210B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(210A)을 이용한 식각 공정으로 제2 포토레지스트 패턴(210B)의 제거로 노출된 화소전극(118), 게이트 패드(128), 데이터 패드(138)에 포함된 제2 도전층(103)이 제거됨으로써 도 8d에 도시된 바와 같이 이들의 제1 도전층(101)이 노출된다. 이에 따라, 화소전극(118)은 제1 도전층(101)만으로 형성되고, 게이트 패드(128) 및 데이터 패드(138)는 제1 도전층(101) 상에 제1 도전층(101)의 테두리를 따라 제2 도전층(103)이 적층된 구조로 형성된다. 그리고, 스트립 공정으로 게이트 패턴 위에 잔존하던 제1 포토레지스트 패턴(210A)이 같이 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 10a 내지 도 10d는 제2 마스크 공정을 구체적으로 설명하기 위하 단면도들을 도시한 것이다.
게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 상부 전극(122)을 포함하는 소스·드레인패턴 패턴과, 소스·드레인패턴 패턴의 배면을 따라 중첩된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)이 형성된다. 이러한 반도체 패턴(115)과 소스·드레인패턴 패턴은 회절 노광 마스크 또는 하프톤 마스크를 이용한 하나의 마스크 공정으로 형성된다.
구체적으로, 도 10a와 같이 게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 비정질 실리콘층(105), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(107), 소스·드레인패턴 금속층(109)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(144), 비정질 실리콘층(105), 불순물이 도핑된 비정질 실리콘층(107)은 PECVD 방법으로, 소스·드레인패턴 금속층(109)은 스퍼터링 방법으로 형성된다. 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스·드레인패턴 금속층(109)으로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용되며, 이중층인 예를 들면 Al/Cr인 경우 Cr을 먼저 형성한 후에 Al을 형성하는 것을 말한다.
그리고, 소스·드레인패턴 금속층(109) 위에 포토레지스트가 도포된 다음, 회절 노광 마스크를 이용한 포토리소그래피 공정으로 포토레지스트를 노광 및 현상함으로써 단차를 갖는 포토레지스트 패턴(220)이 형성된다.
이어서, 단차를 갖는 포토레지스트 패턴(220)을 이용한 식각 공정으로 소스·드레인패턴 금속층(109)이 패터닝됨으로써 도 10b에 도시된 바와 같이 소스·드레인패턴 패턴과, 그 아래의 반도체 패턴(115)이 형성된다. 이 경우, 소스·드레인패턴 패턴 중 소스 전극(110)과 드레인 전극(112)은 일체화된 구조를 갖는다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(220)을 애싱함으로써 도 10c에 도시된 바와 같이 제1 포토레지스트 패턴(220A)은 얇아지게 되고, 제2 포토레지스트 패턴(220B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(220A)을 이용한 식각 공정으로 제2 포토레지스트 패턴(220B)의 제거로 노출된 소스·드레인패턴 패턴과, 그 아래의 오믹 접촉층(116)이 제거됨으로써 소스 전극(110)과 드레인 전극(112)은 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(110)과 드레인 전극(112) 사이에는 활성층(114)으로 이루어진 채널이 형성된다. 이때, 애싱된 제1 포토레지스트 패턴(220A)을 따라 소스·드레인패턴 패턴의 양측부가 한번 더 식각됨으로써 소스·드레인패턴 패턴과 반도체 패턴(115)은 계단 형태로 일정한 단차를 갖게 된다.
그리고, 스트립 공정으로 소스·드레인패턴 패턴 위에 잔존하던 제1 포토레지스트 패턴(220A)이 도 10d와 같이 제거된다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이고, 도 12a 내지 도 12c는 제3 마스크 공정을 단계적으로 설명하기 위한 단면도들이다.
제3 마스크 공정으로 소스·드레인패턴 패턴이 형성된 게이트 절연막(144) 상에 투과 영역에서 투과홀(154)을 갖는 보호막(146) 및 유기막(148)이 형성된다.
도 12a를 참조하면, 소스·드레인패턴 패턴이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착 방법으로 보호막(146)이 형성된다. 보호막(146)으로는 게이트 절연막(144)과 같은 무기 절연 물질이 이용된다.
도 12b를 참조하면, 반사 영역에서 엠보싱 표면을 갖고 투과 영역에서 투과홀(154)을 갖는 유기막(148)이 보호막(146) 위에 형성된다.
구체적으로, 유기막(148)은 아크릴 등과 같은 감광성 유기 물질을 스핀 코팅 방법 등으로 보호막(146) 위에 코팅함으로써 형성된다. 그 다음, 제3 마스크를 이용한 포토리소그래피 공정으로 유기막(148)을 패터닝함으로써 제3 마스크의 투과부에 대응하여, 투과 영역에서 유기막(148)을 관통하는 투과홀(154)이 형성되고 게이트 패드(128) 및 데이터 패드(138)가 형성된 패드 영역의 유기막(148)이 제거된다. 또한, 제3 마스크에서 투과부를 제외한 나머지 부분이 차단부와 회절 노광부(또는 반투과부)가 반복되는 구조를 갖게 되고, 이에 대응하여 유기막(148)은 반사 영역에서 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기막(148)을 소성함으로써 반사 영역에서 유기막(148)의 표면은 엠보싱 형상을 갖게 된다.
도 12c를 참조하면, 유기막(148)을 마스크로 이용하여 그 아래의 보호막(146) 및 게이트 절연막(144)을 패터닝함으로써 투과홀(154)은 게이트 절연막(144)까지 관통하게 되고, 패드 영역의 보호막(146) 및 게이트 절연막(144)이 제거된다. 이 경우, 투과홀(154)을 통해 노출된 드레인 전극(112) 및 스토리지 상부 전극(122)과 그 아래의 반도체 패턴(115)도 식각된다. 여기서, 식각 속도 차이로 인하여 드레인 전극(112) 및 스토리지 상부 전극(122)과 그 아래의 반도체 패턴(115) 보다 게이트 절연막(144)의 에지부가 약간 돌출된 구조를 갖게 된다. 이러한 투과 홀(154)은 화소 전극(118)을 노출시키고, 그의 에지부는 드레인 전극(112) 및 스토리지 상부 전극(122)의 측면을 노출시킨다. 패드 영역에서는 보호막(146) 및 게이트 절연막(144)이 게이트 패드(128) 및 데이터 패드(138)의 제2 도전층(103)의 측면을 덮도록 형성됨과 아울러 게이트 패드(128) 및 데이터 패드(138)의 제1 도전층(101)이 노출된 구조를 갖게 된다
도 13a 및 도 13b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제4 마스크 공정으로 각 화소 반사 영역의 유기막(148) 위에 반사 전극(152)이 형성된다.
구체적으로, 엠보싱 표면을 갖는 유기막(148) 위에 반사 금속층이 엠보싱 형상을 유지하며 형성된다. 반사 금속층으로는 Al, AlNd 등과 같이 반사율이 높은 금속이 이용된다. 그 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 반사 금속층이 패터닝됨으로써 각 화소의 반사 영역마다 반사 전극(152)이 형성된다. 이 반사 전극(152)은 투과홀(154)의 에지부를 통해 노출된 드레인 전극(112) 및 스토리지 상부 전극(122)과 측면 접속된다. 그리고, 반사 전극(152)은 화소 전극(118)의 제1 도전층(101)(ITO)과 접속된다.
이와 같이, 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 4마스크 공정으로 형성되므로 공정을 단순화할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 제1 도전층과, 그 제1 도전층의 테두리를 따라 형성되는 제2 도전층이 적층된 구조를 가지는 패드를 구비한다. 이 경우, 투명 도전층으로 형성된 제1 도전층이 외부로 노출되며 제2 도전층은 게이트 절연막에 의해 보호되므로 수분에 의한 전식 발생을 줄일 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 제1 도전층의 테두리를 따라 형성되는 제2 도전층에 의해 상대적으로 높은 제1 도전층의 저항값을 줄일 수 있다.
뿐만 아니라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조방법은 4마스크 공정으로 박막트랜지스터 기판을 형성할 수 있어 공정을 단순화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (16)

  1. 게이트라인 및 데이터라인 중 어느 하나의 신호라인과 접속되며 투명한 제1 도전층과 불투명한 제2 도전층을 포함하는 2층 구조의 신호패드와;
    상기 신호패드의 제1 도전층을 노출시키는 콘택홀을 가지며 상기 제2 도전층을 덮도록 형성된 절연막을 구비하고,
    상기 투명한 제1 도전층과 불투명한 제2 도전층을 포함하는 2층 구조의 게이트 라인과;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 투과 영역과 반사 영역을 갖는 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 화소 영역에 형성된 상기 박막 트랜지스터와 접속되고, 상기 제1 도전층으로 이뤄진 화소 전극과;
    상기 박막트랜지스터를 덮는 유기막과;
    상기 반사 영역의 상기 유기막 상에 형성된 반사전극과,
    상기 유기막으로부터 상기 게이트 절연막까지 관통하여 상기 박막 트랜지스터의 드레인 전극의 측면과 상기 화소 전극을 노출시키는 투과홀을 포함하며,
    상기 반사전극은 상기 투과홀의 에지부를 경유해 상기 드레인 전극의 측면과 상기 화소 전극을 접속시키는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층의 테두리를 따라 상기 제1 도전층 상에 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 절연막은
    상기 유기막으로부터 상기 게이트 절연막까지 관통하여 상기 신호패드의 제1 도전층을 노출시키는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 박막트랜지스터와 유기막 사이에 형성되며 상기 투과홀이 관통하는 무기절연물질의 보호막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 데이터라인과 접속된 데이터 패드로부터 상기 데이터 라인의 끝부분과 중첩되도록 형성된 데이터 링크와;
    상기 유기막으로부터 상기 데이터 라인을 경유하여 상기 게이트 절연막까지 관통하여 상기 데이터 링크를 노출시키는 제2 콘택홀과;
    상기 반사 전극과 동일한 금속으로 형성되며 상기 콘택홀을 통해 상기 데이터 라인과 측면 접속되고 상기 데이터 링크와 면 접속된 콘택 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 콘택 전극은 실링재에 의해 밀봉되어질 영역 및 실링재와 중첩되는 영역 중 어느 한 영역에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 게이트라인 및 데이터라인 중 어느 하나의 신호라인과 접속되며 투명한 제1 도전층과 불투명한 제2 도전층을 포함하는 2층 구조의 신호패드를 형성하는 단계와;
    상기 신호패드의 제1 도전층을 노출시키는 콘택홀을 가지며 상기 제2 도전층을 덮는 절연막을 형성하는 단계와;
    상기 제1 및 제2 도전층을 포함하는 2층 구조의 상기 게이트 라인, 박막 트랜지스터의 게이트 전극, 화소 전극, 상기 게이트 라인과 접속된 게이트 패드 및 데이터 패드를 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴을 덮는 게이트 절연막과, 그 위에 반도체 패턴과, 그 반도체 패턴 위에 중첩된 상기 데이터 패드와 접속된 데이터 라인, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스·드레인패턴을 형성하는 단계와;
    상기 소스·드레인패턴 패턴을 덮는 유기막을 형성하고, 상기 게이트 패드 및 데이터 패드에서 상기 유기막으로부터 상기 게이트 절연막까지 관통하여 상기 제1 및 제2 도전층 중 상기 제1 도전층을 노출시키는 콘택홀을 형성하는 단계와;
    상기 유기막으로부터 상기 게이트 절연막까지 관통하여 상기 박막 트랜지스터의 드레인 전극의 측면과 상기 화소전극을 노출시키는 투과홀을 형성하는 단계와;
    상기 투과 영역과 인접한 반사 영역에 형성됨과 동시에, 상기 상기 투과홀의 에지부를 경유하여 상기 드레인 전극의 측면과 화소 전극을 접속시키는 반사전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 2층 구조의 신호패드를 형성하는 단계는
    상기 제1 및 제2 도전층을 순차적으로 적층하는 단계와;
    상기 제1 도전층 상에 상기 제1 도전층의 테두리를 따라 상기 제2 도전층이 형성되도록 상기 제2 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 절연막을 형성하는 단계는
    상기 유기막으로부터 상기 게이트 절연막까지 관통하여 상기 신호패드의 제1 도전층을 노출시키는 콘택홀을 가지는 상기 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  13. 제 9 항에 있어서,
    상기 박막트랜지스터와 유기막 사이에 상기 투과홀이 관통하는 무기절연물질의 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  14. 삭제
  15. 제 9 항에 있어서,
    상기 데이터라인과 접속된 데이터 패드로부터 상기 데이터 라인의 끝부분과 중첩되도록 데이터 링크를 형성하는 단계와;
    상기 유기막으로부터 상기 데이터 라인을 경유하여 상기 게이트 절연막까지 관통하여 상기 데이터 링크를 노출시키는 제2 콘택홀을 형성하는 단계와;
    상기 반사 전극과 동일한 금속으로 상기 콘택홀을 통해 상기 데이터 라인과 측면 접속되고 상기 데이터 링크와 면 접속된 콘택 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  16. 제 15 항에 있어서,
    상기 콘택 전극은 실링재에 의해 밀봉되어질 영역 및 실링재와 중첩되는 영역 중 어느 한 영역에 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020071049A (ko) * 2001-03-02 2002-09-12 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그 제조방법
KR20020094748A (ko) * 2001-06-13 2002-12-18 삼성전자 주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20030082648A (ko) * 2002-04-17 2003-10-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20040062069A (ko) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020071049A (ko) * 2001-03-02 2002-09-12 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그 제조방법
KR20020094748A (ko) * 2001-06-13 2002-12-18 삼성전자 주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20030082648A (ko) * 2002-04-17 2003-10-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20040062069A (ko) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법

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