JP4142672B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は液晶表示装置に関し、特に、工程の単純化を可能とする半透過型の液晶表示装置の薄膜トランジスタ基板及びその製造方法に関する。

液晶表示装置は、大別すれば、バックライトユニットから入射される光を用いて画像を表示する透過型と、自然光のような外光を反射させて画像を表示する反射型とに分けられる。透過型はバックライトユニットの電力消費が大きく、反射型は外光に依存するため、暗い環境では画像を表示できないという問題点がある。

前記問題点を解決するために、バックライトユニットを用いる透過モードと、外光を用いる反射モードとの両方の選択が可能な半透過型の液晶表示装置が台頭している。半透過型の液晶表示装置は、外光が、充分であれば反射モードに、充分でなければバックライトユニットを用いる透過モードに動作することで、透過型より消費電力の低減を図りながら、反射型と異なり外光の制約を受けない。

一般に、半透過型の液晶パネルは、図1に示すように、液晶層(図示せず)を挟んで接合されたカラーフィルター基板と薄膜トランジスタ基板、及び薄膜トランジスタ基板の背後に設けられたバックライトユニット60を備える。このような半透過型の液晶パネルの各画素は、反射電極28が形成された反射領域と、反射電極28が形成されていない透過領域とに区分される。

カラーフィルター基板は、上部基板52上に形成されたブラックマトリクス(図示せず)及びカラーフィルター54、これらの上に積層された共通電極56及び配向膜(図示せず)からなる。

薄膜トランジスタ基板は、下部基板2上に形成されて各画素領域を定義するゲートライン4とデータライン(図示せず)、ゲートライン4とデータラインに接続された薄膜トランジスタ、画素領域に形成されて薄膜トランジスタと接続された画素電極32、及び各画素の反射領域に形成されて画素電極と重畳された反射電極28を備える。

薄膜トランジスタは、ゲートライン4と接続されたゲート電極6、データラインと接続されたソース電極16、ソース電極16と向き合うドレーン電極18、ゲート電極6とゲート絶縁膜8を挟んで重畳されてソース及びドレーン電極16、18間のチャンネルを形成する活性層10、活性層10とソース及びドレーン電極16、18とのオーミック接触のためのオーミック接触層12を備える。このような薄膜トランジスタは、ゲートライン4のスキャン信号に応答して、データライン上のビデオ信号が画素電極32に充電されて保持される。

反射電極28は、カラーフィルター基板を通して入射された外光をカラーフィルター基板の方に反射させる。このとき、反射電極28の下部に形成された有機膜24の表面がエンボス状を持つようになり、その上の反射電極28もエンボス状を持つようになることで、散乱効果による反射効率が増大する。

画素電極32は、薄膜トランジスタを介して供給される画素信号によって共通電極56と電位差を発生させる。この電位差により誘電異方性を持つ液晶が回転して、反射領域と透過領域の各々の液晶層を経由する光の透過率を調節することで、前記ビデオ信号によって輝度が変化する。

この場合、反射領域と透過領域における液晶層を経由する光経路の長さが同一になるように、透過領域で相対的に厚膜の有機膜24に透過孔36を形成する。結果として、反射領域に入射された周辺光即ち反射光(RL)が、液晶層内で液晶層→反射電極28→液晶層を経由する経路と、透過領域に入射されたバックライトユニット60の透過光(TL)が、液晶層を経由する経路との長さが同一になることで、反射モードと透過モードの透過効率が同一になる。

そして、薄膜トランジスタ基板は、画素電極32に供給されたビデオ信号を安定的に保持させるために、画素電極32と接続されたストレージキャパシタをさらに備える。ストレージキャパシタは、画素電極32と接続されたストレージ上部電極20がゲートライン4とゲート絶縁膜8を挟んで重畳されることにより形成される。ストレージ上部電極20の下には、工程上、オーミック接触層12及び活性層10がさらに重畳される。

また、薄膜トランジスタ基板は、薄膜トランジスタと有機膜24との間の第1保護膜22、有機膜24と反射電極28との間の第2保護膜26、及び反射電極28と画素電極32との間の第3保護膜30をさらに備える。これにより、画素電極32は、第1乃至第3保護膜22、26、30と、有機膜24及び反射電極28とを貫通する第1及び第2コンタクトホール34、38の各々を介して、ドレーン電極18及びストレージ上部電極20と接続される。

このような半透過型の液晶パネルにおける薄膜トランジスタ基板は、半導体工程と共に多数のマスク工程を必要とするため、製造工程が複雑になって液晶パネル製造のコスト上昇の重要原因となっている。

以下、半透過型の薄膜トランジスタ基板の製造方法を、図2A乃至図2Fを参照して説明する。

図2Aを参照すれば、第1マスク工程を用いて、下部基板2上にゲートライン4及びゲート電極6を含むゲートパターンが形成される。

下部基板2上にスパッタ法などの蒸着方法によってゲート金属層を形成する。続いて、第1マスクを用いたフォトリソグラフィ工程とエッチング工程により、ゲート金属層がパターニングされ、ゲートライン4及びゲート電極6を含むゲートパターンが形成される。ゲート金属層としてはAl、Mo、Cr等の金属の単一層または二重層の構造が用いられる。

図2Bを参照すれば、ゲートパターンの形成された下部基板2上にゲート絶縁膜8が形成され、その上に、第2マスク工程により活性層10及びオーミック接触層12を含む半導体パターンと、データライン、ソース電極16、ドレーン電極18及びストレージ上部電極20を含むソース/ドレーンパターンとが積層される。

ゲートパターンの形成された下部基板2上に、PECVDやスパッタ法などの蒸着方法により、ゲート絶縁膜8、非晶質シリコン層、不純物がドープされた非晶質シリコン層、及びソース/ドレーン金属層が順次形成される。ゲート絶縁膜8としては、酸化シリコン(SiOx)や窒化シリコン(SiNx)などのような無機絶縁物質が用いられ、ソース/ドレーン金属層としては、Al、Mo、Cr等の金属の単一層または二重層の構造が用いられる。

そして、ソース/ドレーン金属層上に、第2マスクを用いたフォトリソグラフィ工程によりフォトレジストパターンを形成する。このとき、第2マスクとしては薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを用いることにより、チャンネル部のフォトレジストパターンが他のソース/ドレーンパターン部より低い高さを持つようにする。

続いて、フォトレジストパターンを用いたウエットエッチング工程により、ソース/ドレーン金属層がパターニングされることで、データライン、ソース電極16、ソース電極16と一体化したドレーン電極18、及びストレージ電極20を含むソース/ドレーンパターンが形成される。

次に、同様のフォトレジストパターンを用いたドライエッチング工程により、不純物がドープされた非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることで、オーミック接触層12と活性層10が形成される。

そして、アッシング工程により、チャンネル部で相対的に高さの低いフォトレジストパターンが除去された後、ドライエッチング工程により、チャンネル部のソース/ドレーンパターン及びオーミック接触層12がエッチングされる。これにより、チャンネル部の活性層10が露出されて、ソース電極16とドレーン電極18が分離される。

続いて、ストリップ工程により、ソース/ドレーンパターン上に残存するフォトレジストパターンが除去される。

図2Cを参照すれば、ソース/ドレーンパターンの形成されたゲート絶縁膜8上に第1保護膜22が形成され、その上に、第3マスク工程により、第1及び第2開口部35、37と透過孔36を有し、エンボス表面を持つ有機膜24が形成される。

ソース/ドレーンパターンの形成されたゲート絶縁膜8上に第1保護膜22及び有機膜24が順次形成される。第1保護膜22としてはゲート絶縁膜8のような無機絶縁物質が用いられ、有機膜24としてはアクリルなどのような感光性有機物質が用いられる。

次に、第3マスクを用いたフォトリソグラフィ工程により、有機膜24をパターニングすることで、第3マスクの透過部に対応して有機膜24を貫通する第1及び第2開口部35、37と透過孔36が形成される。このとき、第3マスクは、透過部を除いた残り部分は遮断部と回折露光部が繰返される構造を有し、これに対応して残存する有機膜24は段差を持つ遮断領域(突出部)と回折露光領域(溝部)が繰返される構造でパターニングされる。続いて、突出部と溝部が繰返される有機膜24を焼成することにより、有機膜24の表面はエンボス状を持つ。

図2Dを参照すれば、エンボス状を持つ有機膜24上に第2保護膜26が形成され、その上に第4マスク工程により反射電極28が形成される。

エンボス表面を持つ有機膜24上に、第2保護膜26及び反射金属層がエンボス状を保持して積層される。第2保護膜26としては第1保護膜22のような無機絶縁物質が用いられ、反射金属層としてはAlNdなどのように高反射率の金属が用いられる。

続いて、第4マスクを用いたフォトリソグラフィ工程及びエッチング工程により、反射金属層がパターニングされることで、各画素毎に独立して、有機膜24の第1及び第2開口部35、37と透過孔36からオープンされた反射電極28が形成される。

図2Eを参照すれば、第5マスク工程により反射電極28を覆う第3保護膜30が形成され、第1乃至第3保護膜22、26、30を貫通する第1及び第2コンタクトホール34、38が形成される。

反射電極28を覆う第3保護膜30が形成され、第5マスクを用いたフォトリソグラフィ工程及びエッチング工程により、有機膜24の第1及び第2開口部35、37内で第1乃至第3保護膜22、26、30を貫通する第1及び第2コンタクトホール34、38が形成される。第1及び第2コンタクトホール34、38は、各々ドレーン電極18とストレージ上部電極20を露出させる。第3保護膜30としては第2保護膜26のように無機絶縁物質が用いられる。

図2Fを参照すれば、第5マスク工程を用いて、第3保護膜30上に画素電極32が形成される。

第3保護膜30上にスパッタ法などの蒸着方法により透明導電層が形成され、第6マスクを用いたフォトリソグラフィ工程とエッチング工程により、透明導電層がパターニングされることで、各画素領域に画素電極32が形成される。画素電極32は、第1及び第2コンタクトホール34、38を介してドレーン電極18及びストレージ上部電極20と接続される。透明導電層としてはITO(Indium Tin Oxide)などが用いられる。

このように、関連の半透過型の薄膜トランジスタ基板は、6マスク工程により形成されるので、製造工程が複雑であるという問題点がある。また、関連の半透過型の薄膜トランジスタ基板では、画素電極32と、ドレーン電極18及びストレージ上部電極20の各々との接続のために、第1及び第2コンタクトホール34、38のマージンを十分確保しなければならないので、透過領域の開口率が減少するという問題点もある。

従って、本発明の目的は、工程の単純化、且つ、透過領域の開口率の増大を可能とする半透過型の液晶表示装置及びその製造方法を提供することにある。

前記目的を達成するために、本発明に係る液晶表示装置は、基板上に、透明な第1導電層と不透明な第2導電層とを積層した二重構造のゲートラインと、ゲート絶縁膜を挟んで前記ゲートラインと交差構造で形成されて、透過領域と反射領域を持つ画素領域を定義するデータラインと、前記ゲートライン及びデータラインと接続された薄膜トランジスタと、前記画素領域に形成された前記第1導電層と、前記第1導電層の枠部に沿って積層された第2導電層とを持つ画素電極と、前記ゲートラインと前記第1絶縁膜を挟んで重畳されてストレージキャパシタを形成するストレージ上部電極と、前記薄膜トランジスタを覆う第2絶縁膜から前記画素電極の第2導電層まで貫通して、前記第1導電層を露出させる透過孔と、前記反射領域に形成され、前記透過孔のエッジ部を介して露出された前記ドレーン電極及び前記ストレージ上部電極を前記画素電極と接続させる反射電極と、前記ゲートラインから延長され、前記第2絶縁膜から前記第2導電層まで貫通する第1コンタクトホールを介して、前記第1導電層が露出されたゲートパッドと、前記二重構造で形成され、データリンクを介して前記データラインと接続され、前記第2絶縁膜から前記第2導電層まで貫通する第2コンタクトホールを介して前記第1導電層が露出されたデータパッドとを備える。

また、本発明に係る液晶表示装置の製造方法は、第1マスクを用いて、透明な第1導電層と不透明な第2導電層との二重構造を持つゲートライン及びゲート電極、画素電極を基板上に形成する段階と、第2マスクを用いて、前記第1絶縁膜と、半導体パターンと、データラインとソース電極及びドレーン電極とストレージ上部電極を含むソース/ドレーンパターンとを形成する段階と、第3マスクを用いて、前記ソース/ドレーンパターンを覆う第2絶縁膜を形成し、前記ゲートライン及びデータラインにより定義される画素領域のうちの透過領域において、前記有機膜から前記画素電極の第2導電層まで貫通する透過孔を形成する段階と、第4マスクを用いて、前記透過孔を介して露出された前記ドレーン電極及びストレージ電極と前記画素電極とを接続させる反射電極を、前記画素領域のうちの反射領域に形成する段階と含む。

本発明に係る半透過型の液晶表示装置の薄膜トランジスタ基板及びその製造方法は、 画素電極及びパッドをゲートパターンのように透明導電層を含む二重構造で形成し、有機膜のパターニングの際に、ハーフトーンマスクを用いてその透明導電層を露出させる。そして、反射電極によりドレーン電極及びストレージ上部電極を画素電極と接続させる。これにより、工程を4マスク工程に単純化することができ、且つ、ドレーン電極及びストレージ上部電極を画素電極と接続させるための別途のコンタクトホールが不要になるので、透過領域の開口率も増大する。

また、本発明に係る半透過型の液晶表示装置の薄膜トランジスタ基板及びその製造方法は、反射電極と同一の金属のコンタクト電極により互いに異なる層に形成されたデータリンク及びデータラインを接続させ、静電気防止素子の薄膜トランジスタを相互接続させる。これにより、4マスク工程に工程の単純化が可能である。

合わせて、本発明に係る半透過型の液晶表示装置の薄膜トランジスタ基板及びその製造方法は、反射電極(AlNd)が画素電極の第2導電層(Mo)を経由して第1導電層(ITO)と接続されるので、反射電極と画素電極とのコンタクト抵抗を低減することができる。

以下、添付図面に基づき、本発明の望ましい実施例を詳細に説明する。

図3は本発明の実施例に係る半透過型の薄膜トランジスタ基板を示す平面図、図4は図3に示す半透過型の薄膜トランジスタ基板のII-II'、III-III'、IV-IV'線に沿う断面図である。

図3及び図4に示すように、半透過型の薄膜トランジスタ基板は、下部基板142上に、ゲート絶縁膜144を挟んで交差して画素領域を定義するゲートライン102とデータライン104、ゲートライン102とデータライン104に接続された薄膜トランジスタ106、各画素の反射領域に形成された反射電極152、及び各画素領域に形成され、反射電極152により薄膜トランジスタ106と接続された画素電極118を備える。そして、半透過型の薄膜トランジスタ基板は、反射電極152により画素電極118に接続されたストレージ上部電極122と前段ゲートライン102との重畳により形成されたストレージキャパシタ120、ゲートライン102と接続されたゲートパッド128、データライン104と接続されたデータパッド138を備える。このような半透過型の薄膜トランジスタ基板において、各画素領域は、反射電極152が形成された反射領域と、反射電極152が形成されていない透過領域とに区分される。

薄膜トランジスタ106は、ゲートライン102と接続されたゲート電極108、データライン104と接続されたソース電極110、ソース電極110と向き合って画素電極118と接続されたドレーン電極112、ゲート絶縁膜144を挟んでゲート電極108と重畳されて、ソース電極110とドレーン電極112との間にチャンネルを形成する活性層114、ソース電極110及びドレーン電極112とのオーミック接触のために、チャンネル部を除いた活性層114上に形成されたオーミック接触層116を備える。このような薄膜トランジスタ106は、ゲートライン102のスキャン信号に応答して、データライン104上のビデオ信号が画素電極118に充電されて保持される。

ここで、ゲートライン102及びゲート電極108は、透明導電層からなる第1導電層101と、その上に金属層からなる第2導電層103とが積層された二重構造を持つ。

そして、活性層114及びオーミック接触層116を含む半導体パターン115は、データライン104とも重畳されるように形成される。

反射電極152は各画素の反射領域に形成されて外光を反射させる。このような反射電極152は、その下の有機膜148の形状によってエンボス状を持つため、散乱効果による反射効率を増大させる。

画素電極118は、各画素領域に形成され、透過孔154のエッジ部を経由する反射電極152によりドレーン電極112と接続される。画素電極118は、ゲートライン102のように第1及び第2導電層101、103が積層された二重構造を有し、第2導電層103は透過孔154を介してオープンされて、透明導電層である第1導電層101が透過領域に露出される。画素電極118は、薄膜トランジスタを介して供給された画素信号によりカラーフィルター基板(図示せず)の共通電極と電位差を発生させる。この電位差により、誘電異方性を持つ液晶が回転して、反射領域と透過領域の各々の液晶層を経由する光の透過率を調節するので、前記ビデオ信号によって輝度が変化する。

透過孔154は、透過領域において、画素電極118上のゲート絶縁膜144、薄膜トランジスタ106上の保護膜146、及び有機膜148を貫通して形成される。これにより、反射領域と透過領域で液晶層を経由する光経路の長さが同一になるので、反射モードと透過モードの透過効率が同一になる。

ストレージキャパシタ120は、画素電極118と接続されたストレージ上部電極122が、ゲート絶縁膜144を挟んで前段ゲートライン102と重畳されることにより形成される。ストレージ上部電極122は、透過孔154のエッジ部を経由する反射電極152を介して画素電極118と接続され、ストレージ上部電極122の下には半導体パターン115がさらに重畳される。

ゲートライン102は、ゲートパッド128を介してゲートドライバ(図示せず)と接続される。ゲートパッド128は、ゲートライン102の第1及び第2導電層101、103が延長されて形成され、第1導電層101は、有機膜148から第2導電層103まで貫通する第1コンタクトホール130を介して露出される。

データライン104は、データパッド138を介してデータドライバ(図示せず)と接続される。データパッド138は、ゲートパッド128のように第1及び第2導電層101、103が積層された二重構造を有し、第1導電層101は、有機膜148から第2導電層103まで貫通する第2コンタクトホール140を介して露出される。このようなデータパッド138は、別途のコンタクト電極(図示せず)を介してデータライン104と接続される。

このように、本発明の実施例に係る半透過型の薄膜トランジスタ基板では、透過孔154のエッジ部を経由する反射電極152を介して、画素電極118がドレーン電極112及びストレージ上部電極122と接続される。これにより、画素電極118とドレーン電極112及びストレージ上部電極122との接続のための別途のコンタクトホールが不要になるので、透過領域の開口率を増大させることができる。

そして、反射電極152は、画素電極118の第1導電層101と第2導電層103ともに接続される。これにより、反射電極152としてAlNd、画素電極118の第1導電層101としてITO、第2導電層103としてMoを用いる場合、AlNdとITOはMoを介して接続されるので、Al生成によるAlNdとITOとのコンタクト抵抗を減少させることができる。

こうした構成を持つ本発明の実施例に係る薄膜トランジスタ基板は、次のような4マスク工程により形成される。

図5A及び図5Bは、本発明の実施例に係る半透過型の薄膜トランジスタ基板の製造方法のうち、第1マスク工程を説明するための平面図及び断面図である。

第1マスク工程により、下部基板142上に、ゲートライン102、ゲートライン102と接続されたゲート電極108及びゲートパッド128、データパッド138、画素電極118を含むゲートパターンが形成される。このようなゲートパターンは、第1及び第2導電層101、103が積層された二重構造で形成される。

具体的に、下部基板142上にスパッタ法などの蒸着方法により第1及び第2導電層101、103が積層される。積層された第1及び第2導電層101、103は、第1マスクを用いたフォトリソグラフィ工程及びエッチング工程によりパターニングされることで、ゲートライン102、ゲート電極108とゲートパッド128、データパッド138、及び画素電極118を含むゲートパターンが形成される。第1導電層101としてはITO、TO、IZO等のような透明導電物質が用いられ、第2導電層103としてはMo、Cu、Al(Nd)、Cr、Ti等のような金属物質が用いられる。

図6A及び図6Bは、本発明の実施例に係る薄膜トランジスタ基板の製造方法のうち、第2マスク工程を説明するための平面図及び断面図、図7A乃至図7Eは、第2マスク工程を具体的に説明するための断面図である。

ゲートパターンの形成された下部基板142上にゲート絶縁膜144が形成され、その上に、第2マスク工程により、データライン104、ソース電極110、ドレーン電極112及びストレージ上部電極122を含むソース/ドレーンパターンと、ソース/ドレーンパターンの背面に沿って重畳された活性層114及びオーミック接触層116を含む半導体パターン115とが形成される。このような半導体パターン115とソース/ドレーンパターンは、回折露光マスクを用いた1マスク工程により形成される。

具体的に、図7Aのように、ゲートパターンが形成された下部基板142上に、ゲート絶縁膜144、非晶質シリコン層105、不純物(n+またはp+)がドープされた非晶質シリコン層107及びソース/ドレーン金属層109が順次形成される。例えば、ゲート絶縁膜144、非晶質シリコン層105及び不純物がドープされた非晶質シリコン層107はPECVD法により形成され、ソース/ドレーン金属層109はスパッタ法により形成される。ゲート絶縁膜144としては酸化シリコン(SiOx)や窒化シリコン(SiNx)などのような無機絶縁物質が用いられ、ソース/ドレーン金属層109としてはCr、Mo、MoW、Al/Cr、Cu、Al(Nd)、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Tiなどが用いられ、二重層例えばAl/Crの場合、まずCrを形成後にAlを形成するものを言う。

そして、ソース/ドレーン金属層109上にフォトレジスト219を塗布した後、回折露光マスク210を用いたフォトリソグラフィ工程により、フォトレジスト219を露光及び現像することで、図7Bに示すように、段差を持つフォトレジストパターン220が形成される。

回折露光マスク210は、透明な石英基板212、その上にCr、CrOx等のような金属層で形成された遮断層214及び回折露光用スリット216を備える。遮断層214は、半導体パターン及びソース/ドレーンパターンが形成される領域に位置して紫外線を遮断させることで、現像後に第1フォトレジストパターン220Aを残す。回折露光用スリット216は、薄膜トランジスタのチャンネルが形成される領域に位置して紫外線を回折させることで、現像後に第1フォトレジストパターン220Aより薄膜の第2フォトレジストパターン220Bを残す。

続いて、段差を持つフォトレジストパターン220を用いたエッチング工程により、ソース/ドレーン金属層109がパターニングされることで、図7Cに示すように、ソース/ドレーンパターンと、その下の半導体パターン115とが形成される。この場合、ソース/ドレーンパターンのうちのソース電極110とドレーン電極112は一体化した構造を持つ。

次に、酸素(O)プラズマを用いたアッシング工程により、フォトレジストパターン220をアッシングすることで、図7Dに示すように、第1フォトレジストパターン220Aは薄くなり、第2フォトレジストパターン220Bは除去される。そして、アッシングされた第1フォトレジストパターン220Aを用いたエッチング工程により、第2フォトレジストパターン220Bの除去により露出されたソース/ドレーンパターンと、その下のオーミック接触層116とが除去されることで、ソース電極110とドレーン電極112は分離されて活性層114が露出される。これにより、ソース電極110とドレーン電極112との間には活性層114からなるチャンネルが形成される。このとき、アッシングされた第1フォトレジストパターン220Aに沿ってソース/ドレーンパターンの両側部が再度エッチングされることで、ソース/ドレーンパターンと半導体パターン115は階段形で一定の段差を持つ。

そして、ストリップ工程により、ソース/ドレーンパターン上に残存した第1フォトレジストパターン220Aが、図7Eのように除去される。

図8A及び図8Bは、本発明の実施例に係る薄膜トランジスタ基板の製造方法のうち、第3マスク工程を説明するための平面図及び断面図、図9A乃至図9Dは、第3マスク工程を段階的に説明するための断面図である。

第3マスク工程により、ソース/ドレーンパターンが形成されたゲート絶縁膜144上に、透過領域で透過孔154を有し、パッド領域で第1及び第2コンタクトホール130、140を有する保護膜146及び有機膜148が形成される。ここで、保護膜146は薄膜トランジスタ106を保護するためのものであるが、省略することもできる。

図9Aを参照すれば、ソース/ドレーンパターンが形成されたゲート絶縁膜144上に、PECVDなどの蒸着方法により保護膜146が形成され、スピンコート法などにより有機膜148が形成される。保護膜146としてはゲート絶縁膜144のような無機絶縁物質が用いられ、有機膜148としてはアクリルなどのような感光性有機物質が用いられる。次に、第3マスクであるハーフトーンマスク260または回折露光マスクを用いて、有機膜148を露光及び現像する。

例えば、ハーフトーンマスク260は、透明な石英(SiO;Quartz)基板266と、その上にMoSixなどで形成された部分透過層264と、部分透過層264上にCr、CrOxなどのような金属で形成された遮断層262とを備える。このようなハーフトーンマスク260において、部分透過層264及び遮断層262が重畳された遮断部は、紫外線の遮断により、図9Bに示す第1領域(A)のように有機膜148が相対的に厚く維持される。遮断層262なしに部分透過層264が存在するハーフトーンマスク260の部分透過部は、紫外線の部分透過により、図9Bに示す第2領域(B)のように有機膜148が相対的に薄く維持される。そして、遮断層262及び部分透過層264が存在していないハーフトーンマスク260の透過部は、紫外線を全面透過させて図9Bのように有機膜148を貫通する透過孔154と第1及び第2コンタクトホール130、140が形成される。ここで、有機膜148の透過孔154は画素電極118と重畳された透過領域に、第1及び第2コンタクトホール130、140はパッド領域でゲートパッド128及びデータパッド138の各々と重畳されて形成される。有機膜148の第1及び第2領域(148A、148B)は反射領域で繰返され、第1及び第2コンタクトホール130、140が形成されたパッド領域には第2領域(148B)が存在する。

このような構造を持つ有機膜148を焼成することで、図9Cのように反射領域で有機膜148の表面はエンボス状を有し、パッド領域で有機膜148は残留する。

続いて、有機膜148をマスクとして用いたドライエッチングにより、透過孔154と第1及び第2コンタクトホール130、140が、保護膜146及びゲート絶縁膜144を経由して、画素電極118とゲートパッド及びデータパッド128、138の第2導電層103まで貫通する。このとき、透過孔154を介して露出されたドレーン電極112及びストレージ上部電極122とその下の半導体パターン115もエッチングされ、エッチング速度の差により、ドレーン電極112及びストレージ上部電極122とその下の半導体パターン115よりもゲート絶縁膜144のエッジ部がほぼ突出された構造を持つ。このような透過孔154を介して、画素電極118の第1導電層101が露出され、第2導電層103の側面が露出される。また、第1及び第2コンタクトホール130、140を介して、ゲートパッド128及びデータパッド138の第1導電層101が露出され、第2導電層103の側面が露出される。

図10A及び図10Bは、本発明の実施例に係る薄膜トランジスタ基板の製造方法のうち、第4マスク工程を説明するための平面図及び断面図である。

第4マスク工程により、各画素の反射領域に反射電極152が形成される。

具体的に、反射領域でエンボス表面を持つ有機膜148上に反射金属層がエンボス状を保持して形成される。反射金属層としてはAlNdなどのように高反射率の金属が用いられる。次に、第5マスクを用いたフォトリソグラフィ工程及びエッチング工程により、反射金属層がパターニングされることで、各画素の反射領域毎に反射電極152が形成される。このような反射電極152は、透過孔154のエッジ部を経由してドレーン電極112と画素電極118を接続させ、ストレージ上部電極122と画素電極118を接続させる。これにより、画素電極118とドレーン電極112及びストレージ上部電極122との接続のための別途のコンタクトホールが不要になるので、透過領域の開口率が増大する。また、反射電極152は、画素電極118の第1導電層101と接続されながら、透過孔154のエッジ部を介して露出された第2導電層103(Mo)のエッジ部とも接続されるので、反射電極152(AlNd)と第1導電層101(ITO)とのコンタクト抵抗を減少させることができる。

図11は、本発明の実施例に係る半透過型の薄膜トランジスタ基板の周辺部を概略的に示す図である。

図11に示す半透過型の薄膜トランジスタ基板100は、ゲートパッド128と同層に形成されたデータパッド138を、データライン104と接続させるためのコンタクト電極160を備える。換言すれば、コンタクト電極160は、データパッド138から延長されたデータリンク136とデータライン104を接続させる。ここで、コンタクト電極160は、アクティブ領域182に形成される反射電極152と同一の金属層(AlNd、AlNd/Mo)で形成する。このようなコンタクト電極160は、外部に露出される場合、酸化作用による腐食の問題点があるため、シール材180により封止される領域、即ち、シール材180とアクティブ領域182との間に位置して腐食を防止できる。

また、薄膜トランジスタ基板100は、アクティブ領域182に流入する静電気の遮断のための静電気防止素子190を備える。静電気防止素子190は、データライン104またはゲートライン102と接続され、相互接続関係を持つ多数個の薄膜トランジスタ300、310、320からなる。静電気防止素子190は、静電気などによる高電圧領域では、低いインピーダンスを持って過電流が放電されることで、静電気の流入を遮断し、正常な駆動環境では、高いインピーダンスを持ってデータライン104またはゲートライン102を介して供給される駆動信号には影響を与えない。このような静電気防止素子190は、薄膜トランジスタ300、310、320を相互接続させるために多数のコンタクト電極を必要とする。このような多数のコンタクト電極も、反射電極152と同一の金属層(AlNd、AlNd/Mo)で形成する。これにより、静電気防止素子190も、シール材180により封止される領域、即ちシール材180とアクティブ領域182との間に形成される。

図12は、図11に示すデータライン104と接続されたコンタクト電極160及び静電気防止素子190を具体的に示す平面図、図13は、図12に示す薄膜トランジスタ基板のV-V'、VI-VI'線に沿う断面図である。

図12及び図13に示すデータリンク136は、データパッド138から延長されてシール材180で封止される領域に位置するデータライン104の端部と重畳される。データリンク136は、データパッド138のように第1及び第2導電層101、103が積層された二重構造を持つ。

第1コンタクト電極160は、データリンク136とデータライン104との重畳部に形成された第1コンタクトホール162に渡って形成され、データライン104及びデータリンク136を接続させる。第1コンタクトホール162は、有機膜148から保護膜146、データライン104、半導体パターン115、ゲート絶縁膜144、第2導電層103まで貫通して、データリンク136の第1導電層101を露出させる。これにより、第1コンタクト電極160は、第1コンタクトホール162を介して露出されたデータライン104及び第2導電層103とは側面接続され、データリンク136の第1導電層101とは面接続される。

データライン104と接続された静電気防止素子は、第2乃至第4薄膜トランジスタ300、310、320を備える。

第2薄膜トランジスタ300は、データライン104と接続された第2ソース電極304、第2ソース電極304と対向する第2ドレーン電極306、第2ソース及びドレーン電極304、306と半導体パターン115及びゲート絶縁膜144を挟んで重畳された第2ゲート電極302を備える。ここで、第2ゲート電極302は、第1及び第2導電層101、103の二重構造を持つ。

第3薄膜トランジスタ310は、第2薄膜トランジスタの第2ソース電極304と第2ゲート電極302との間にダイオード型で接続される。このために、第3薄膜トランジスタ310は、第2ソース電極304と接続された第3ソース電極314、第3ソース電極314と対向する第3ドレーン電極316、第3ソース及びドレーン電極314、316と半導体パターン115及びゲート絶縁膜144を挟んで重畳された第3ゲート電極312を備える。ここで、第3ゲート電極312は、第1及び第2導電層101、103の二重構造を持つ。そして、第3ゲート電極312は、第2コンタクトホール340に渡って形成された第2コンタクト電極332を介して、第3ソース電極314と接続される。第2コンタクトホール340は、有機膜148、保護膜146、第3ソース電極314、半導体パターン115、ゲート絶縁膜144及び第3ゲート電極312の第2導電層103を貫通して、第3ゲート電極312の第1導電層101を露出させる。

第4薄膜トランジスタ320は、第2薄膜トランジスタの第2ドレーン電極306と第2ゲート電極302との間にダイオード型で接続される。このために、第4薄膜トランジスタ320は、第2ドレーン電極306と接続された第4ソース電極324、第4ソース電極324と対向する第4ドレーン電極326、第4ソース及びドレーン電極324、326と半導体パターン115及びゲート絶縁膜144を挟んで重畳された第4ゲート電極322を備える。ここで、第4ゲート電極322は第1及び第2導電層101、103の二重構造を持つ。第4ドレーン電極326は、第3ドレーン電極316と接続され、第3コンタクトホール344に渡って形成された第3コンタクト電極334を介して、第2ゲート電極302と接続される。また、第4ゲート電極322は、第4コンタクトホール348に渡って形成された第4コンタクト電極336を介して、第4ソース電極324と接続される。第3コンタクトホール344は、有機膜148、保護膜146、第4ドレーン電極326、半導体パターン115、ゲート絶縁膜144及び第2ゲート電極302の第1導電層101を貫通して形成され、第4コンタクトホール348は、有機膜148、保護膜146、第4ソース電極324、半導体パターン115、ゲート絶縁膜144及び第4ゲート電極322の第1導電層101を貫通して形成される。

ここで、第1乃至第4コンタクト電極160、332、334、336は、上述したように、反射電極152と同様に、第1及び第2反射金属層151、153が積層された二重構造を持つ。これにより、第1乃至第4コンタクト電極160、332、334、336の第1反射金属層151が透明導電層である第1導電層101と接続するので、コンタクト抵抗を減少させることができる。

このような構造を持つ半透過型の薄膜トランジスタ基板は、上述したように、5マスク工程により形成する。これを図14A乃至図17Bを参照して説明する。

図14A及び図14Bを参照すれば、第1マスク工程により、下部基板142上にデータパッド138と共にデータリンク136及び第2乃至第4ゲート電極302、312、322を含むゲートパターンが形成される。ゲートパターンは、第1及び第2導電層101、103が積層された二重構造を持つ。このような第1マスク工程は、図5A及び図5Bでの説明と同様である。

図15A及び図15Bを参照すれば、第2マスク工程により、ゲート絶縁膜144、活性層114及びオーミック接触層116を含む半導体パターン115と、データライン104、第2乃至第4ソース電極304、314、324、第2乃至第4ドレーン電極306、316、326を含むソース/ドレーンパターンとが形成される。このような第2マスク工程は、図6A乃至図7Eでの説明と同様である。

図16A及び図16Bを参照すれば、第3マスク工程により、保護膜146及び有機膜148が形成され、有機膜148からデータリンク136と第2乃至第3ゲート電極のそれぞれの第2導電層103まで貫通する第1乃至第4コンタクトホール162、340、344、348が形成される。このような第3マスク工程は、図8A乃至図9Dでの説明と同様である。

図17A及び図17Bを参照すれば、第4マスク工程により、反射電極152と同一の金属で第1乃至第4コンタクト電極160、332、334、336が形成される。このような第4マスク工程は、図10A及び図10Bでの説明と同様である。

以上で説明した内容により、当業者であれば、本発明の技術思想から逸脱しない範囲内で多様に変更・修正が可能であることが分かる。従って、本発明の技術範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められなければならない。

関連の半透過型の液晶パネルの一部分を示す断面図である。 図1に示す半透過型の薄膜トランジスタ基板の製造方法を具体的に説明するための断面図である。 図1に示す半透過型の薄膜トランジスタ基板の製造方法を具体的に説明するための断面図である。 図1に示す半透過型の薄膜トランジスタ基板の製造方法を具体的に説明するための断面図である。 図1に示す半透過型の薄膜トランジスタ基板の製造方法を具体的に説明するための断面図である。 図1に示す半透過型の薄膜トランジスタ基板の製造方法を具体的に説明するための断面図である。 図1に示す半透過型の薄膜トランジスタ基板の製造方法を具体的に説明するための断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板を部分的に示す平面図である。 図3に示す半透過型の薄膜トランジスタ基板のII-II’、III-III’、IV-IV’線に沿う断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第1マスク工程を説明するための平面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第1マスク工程を説明するための断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第2マスク工程を説明するための平面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第2マスク工程を説明するための断面図である。 本発明の第2マスク工程を具体的に説明するための断面図である。 本発明の第2マスク工程を具体的に説明するための断面図である。 本発明の第2マスク工程を具体的に説明するための断面図である。 本発明の第2マスク工程を具体的に説明するための断面図である。 本発明の第2マスク工程を具体的に説明するための断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第3マスク工程を説明するための平面図及び断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第3マスク工程を説明するための平面図及び断面図である。 本発明の第3マスク工程を具体的に説明するための断面図である。 本発明の第3マスク工程を具体的に説明するための断面図である。 本発明の第3マスク工程を具体的に説明するための断面図である。 本発明の第3マスク工程を具体的に説明するための断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第4マスク工程を説明するための平面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板の第4マスク工程を説明するための断面図である。 本発明の実施例に係る半透過型の薄膜トランジスタ基板を周辺部中心として概略的に示す平面図である。 図11に示すデータライン及びデータリンクのコンタクト領域と静電気防止素子領域を具体的に示す平面図である。 図12に示す半透過型の薄膜トランジスタ基板のV−V’、VI−VI’線に沿う断面図である。 図13に示す半透過型の薄膜トランジスタ基板の第1マスク工程を説明するための平面図である。 図13に示す半透過型の薄膜トランジスタ基板の第1マスク工程を説明するための断面図である。 図13に示す半透過型の薄膜トランジスタ基板の第2マスク工程を説明するための平面図である。 図13に示す半透過型の薄膜トランジスタ基板の第2マスク工程を説明するための断面図である。 図13に示す半透過型の薄膜トランジスタ基板の第3マスク工程を説明するための平面図である。 図13に示す半透過型の薄膜トランジスタ基板の第3マスク工程を説明するための断面図である。 図13に示す半透過型の薄膜トランジスタ基板の第4マスク工程を説明するための平面図である。 図13に示す半透過型の薄膜トランジスタ基板の第4マスク工程を説明するための断面図である。

符号の説明

2、142 下部基板
4、102 ゲートライン
6、108、302、312、322 ゲート電極
8、144 ゲート絶縁膜
10、114 活性層
12、116 オーミック接触層
16、110、304、314、324 ソース電極
18、112、306、316、326 ドレーン電極
20、122 ストレージ上部電極
22、26、30、146 保護膜
24、148 有機膜
28、152 反射電極
32、118 画素電極
34、38、162、340、344、348 コンタクトホール
35、37 開口部
36、154 透過孔
52 上部基板
54 カラーフィルター
56 共通電極
100 薄膜トランジスタ基板
101 第1導電層
103 第2導電層
105 非晶質シリコン層
106、300、310、320 薄膜トランジスタ
107 不純物がドープされた非晶質シリコン層
109 ソース/ドレーン金属層
115 半導体パターン
128 ゲートパッド
136 データリンク
138 データパッド
160、332、334、336 コンタクト電極
180 シール材
182 アクティブ領域
190 静電気防止素子
210 回折露光マスク
212、266 石英基板
214、262 遮断層
216 スリット
219 フォトレジスト
220 フォトレジストパターン
220A 第1フォトレジストパターン
220B 第2フォトレジストパターン
260 ハーフトーンマスク
264 部分透過層

Claims (30)

  1. 第1及び第2基板と、
    前記第1基板上に、透明な第1導電層と不透明な第2導電層とを積層した二重構造のゲートラインと、
    前記ゲートライン上に形成された第1絶縁膜と、
    前記ゲートラインと交差して、透過領域と反射領域を持つ画素領域を定義するデータラインと、
    前記ゲートライン及びデータラインと接続された薄膜トランジスタと、
    前記画素領域に形成された前記第1導電層と、前記第1導電層の枠部に沿って積層された第2導電層とを持つ画素電極と、
    前記ゲートラインと前記第1絶縁膜を挟んで重畳されてストレージキャパシタを形成するストレージ上部電極と、
    前記薄膜トランジスタを覆う第2絶縁膜から前記画素電極の第2導電層まで貫通して、前記第1導電層を露出させる透過孔と、
    前記反射領域に形成され、前記透過孔のエッジ部を介して露出された前記ドレーン電極及び前記ストレージ上部電極を前記画素電極の前記第1及び第2導電層と接続させる反射電極と、
    前記ゲートラインから延長され、前記第2絶縁膜から前記第2導電層まで貫通する第1コンタクトホールを介して、前記第1導電層が露出されたゲートパッドと、
    前記二重構造で形成され、データリンクを介して前記データラインと接続され、前記第2絶縁膜から前記第2導電層まで貫通する第2コンタクトホールを介して前記第1導電層が露出されるデータパッドと、
    前記第1及び第2基板間の液晶層と、を備えることを特徴とする液晶表示装置。
  2. 前記第2絶縁膜は有機物質で形成されたことを特徴とする請求項1に記載の液晶表示装置。
  3. 前記薄膜トランジスタ及び第2絶縁膜間に第3絶縁膜をさらに備えることを特徴とする請求項1に記載の液晶表示装置。
  4. 前記透過孔は前記第3絶縁膜を貫通することを特徴とする請求項3に記載の液晶表示装置。
  5. 前記データリンクは、
    前記二重構造で形成されて前記データラインの端部と重畳され、前記第2絶縁膜から前記データライン及び前記第1絶縁膜と前記データリンクの第2導電層を貫通して、前記データリンクの第1導電層を露出させる第1コンタクトホールと、
    前記第1コンタクトホールを介して、前記データライン及び第2導電層とは側面接続され、前記データリンクの第1導電層とは面接続される第1コンタクト電極と、をさらに備えることを特徴とする請求項1に記載の液晶表示装置。
  6. 前記第1コンタクト電極は、前記反射電極と同一の金属層で形成されたことを特徴とする請求項5に記載の液晶表示装置。
  7. 前記データライン及びゲートラインの何れか一つと接続された静電気防止素子をさらに備えることを特徴とする請求項1に記載の液晶表示装置。
  8. 前記静電気防止素子は、
    前記データライン及びゲートラインの何れか一つと接続された第2薄膜トランジスタと、
    前記第2薄膜トランジスタのゲート電極及びソース電極間にダイオード型で接続された第3薄膜トランジスタと、
    前記第2薄膜トランジスタのゲート電極及びドレーン電極間にダイオード型で接続された第4薄膜トランジスタと、
    前記第3薄膜トランジスタのソース電極及びゲート電極を第2コンタクトホールを介して接続させる第2コンタクト電極と、
    前記第3または第4薄膜トランジスタのドレーン電極及び前記第2薄膜トランジスタのゲート電極を第3コンタクトホールを介して接続させる第3コンタクト電極と、
    前記第4薄膜トランジスタのソース電極及びゲート電極を第4コンタクトホールを介して接続させる第4コンタクト電極と、を備えることを特徴とする請求項7に記載の液晶表示装置。
  9. 前記第2乃至第4薄膜トランジスタのゲート電極は、前記二重構造で形成されたことを特徴とする請求項8に記載の液晶表示装置。
  10. 前記第2乃至第4コンタクト電極は、前記反射電極と同一の金属層で形成されたことを特徴とする請求項8に記載の液晶表示装置。
  11. 前記第2乃至第4コンタクトホールは、前記第2絶縁膜から前記ソースまたはドレーン電極、前記半導体パターン、前記第1絶縁膜、前記ゲート電極の第2導電層まで貫通して、前記ゲート電極の第1導電層を露出させることを特徴とする請求項8に記載の液晶表示装置。
  12. 前記第1乃至第4コンタクト電極は、シール材により封止される領域に形成されたことを特徴とする請求項8に記載の液晶表示装置。
  13. 前記第2絶縁膜はエンボス表面を持つことを特徴とする請求項1に記載の液晶表示装置。
  14. 前記反射電極はエンボス表面を持つことを特徴とする請求項13に記載の液晶表示装置。
  15. 第1マスクを用いて、基板上に、透明な第1導電層と不透明な第2導電層との二重構造を持つゲートライン及びゲート電極、画素電極を形成する段階と、
    第2マスクを用いて、第1絶縁膜と、半導体パターンと、データラインとソース電極及びドレーン電極とストレージ上部電極を含むソース/ドレーンパターンとを形成する段階と、
    第3マスクを用いて、前記ソース/ドレーンパターンを覆う第2絶縁膜を形成し、前記ゲートライン及びデータラインにより定義される画素領域のうちの透過領域において、前記有機膜から前記画素電極の第2導電層まで貫通する透過孔を形成する段階と、
    第4マスクを用いて、前記透過孔を介して露出された前記ドレーン電極及びストレージ電極と前記画素電極の前記第1及び第2導電層とを接続させる反射電極を、前記画素領域のうちの反射領域に形成する段階と、を含むことを特徴とする液晶表示装置の製造方法。
  16. 前記データラインは前記半導体パターンと重畳されたことを特徴とする請求項15に記載の液晶表示装置の製造方法。
  17. 前記第2絶縁膜は有機物質で形成されたことを特徴とする請求項15に記載の液晶表示装置の製造方法。
  18. 前記透過孔を形成する段階は、前記ソース/ドレーンパターンを覆う第3絶縁膜を形成する段階をさらに含むことを特徴とする請求項15に記載の液晶表示装置の製造方法。
  19. 前記透過孔は、前記第3絶縁膜を貫通するように形成されたことを特徴とする請求項18に記載の液晶表示装置の製造方法。
  20. 前記第1マスクを用いて、前記ゲートラインから延長されたゲートパッドと、前記データラインと接続されるデータパッドとを形成する段階と、
    前記第3マスクを用いて、前記ゲートパッド及びデータパッドが形成されるパッド領域の前記第2絶縁膜から前記ゲートパッド及びデータパッドのそれぞれの第2導電層まで貫通する第1及び第2コンタクトホールを形成する段階と、をさらに含むことを特徴とする請求項15に記載の液晶表示装置の製造方法。
  21. 前記ゲート及びデータパッドは、前記二重構造で形成されたことを特徴とする請求項20に記載の液晶表示装置の製造方法。
  22. 前記透過孔と第1及び第2コンタクトホールを形成する段階は、
    前記第2絶縁膜を形成して前記第3マスクを用いてパターニングし、前記第2絶縁膜に前記透過孔と第1及び第2コンタクトホールを形成し、パターニングされた前記第2絶縁膜を焼成して前記反射領域で前記第2絶縁膜がエンボスの表面を持つようにする段階と、
    前記焼成した有機膜をマスクとして用いて、前記透過孔と第1及び第2コンタクトホールのそれぞれが前記画素電極とゲートパッド及びデータパッドのそれぞれの第2導電層まで貫通するようにする段階と、を含むことを特徴とする請求項20に記載の液晶表示装置の製造方法。
  23. 前記第3マスクは、ハーフトーンマスク及び回折露光マスクの何れか一つを含むことを特徴とする請求項22に記載の液晶表示装置の製造方法。
  24. 前記第1マスクを用いて、前記データパッドから延長され、前記データラインの端部と重畳されるデータリンクを形成する段階と、
    前記第3マスクを用いて、前記第2絶縁膜から前記データラインを経由して前記データリンクの第2導電層まで貫通して、前記データリンクの第1導電層を露出させる第1コンタクトホールを形成する段階と、
    前記第4マスクを用いて、前記第1コンタクトホールを介して露出された前記データライン及びデータリンクを接続させる第1コンタクト電極を形成する段階と、を含むことを特徴とする請求項15に記載の液晶表示装置の製造方法。
  25. 前記第1コンタクト電極は、シール材により封止される領域に形成されたことを特徴とする請求項24に記載の液晶表示装置の製造方法。
  26. 前記データライン及びゲートラインの何れか一つと接続された第2薄膜トランジスタと、前記第2薄膜トランジスタのゲート電極及びソース電極間にダイオード型で接続された第3薄膜トランジスタと、前記第2薄膜トランジスタのゲート電極及びドレーン電極間にダイオード型で接続された第4薄膜トランジスタとを備える静電気防止素子を形成する段階をさらに含むことを特徴とする請求項15に記載の液晶表示装置の製造方法。
  27. 前記静電気防止素子を形成する段階は、
    前記第1マスクを用いて、前記二重構造を持つ前記第2乃至第4薄膜トランジスタのそれぞれのゲート電極を形成する段階と、
    前記第2マスクを用いて、前記第1絶縁膜上に前記第2乃至第4薄膜トランジスタのそれぞれの半導体パターン、ソース電極、ドレーン電極を形成する段階と、
    前記第3マスクを用いて、第2乃至第4コンタクトホールを形成する段階と、
    前記第4マスクを用いて、第2乃至第4コンタクト電極を形成する段階と、を含むことを特徴とする請求項26に記載の液晶表示装置の製造方法。
  28. 前記第2コンタクトホールは前記第3薄膜トランジスタのソース電極及びゲート電極の重畳部に、前記第3コンタクトホールは前記第3または第4薄膜トランジスタのドレーン電極及び前記第2薄膜トランジスタのゲート電極の重畳部に、前記第4コンタクトホールは前記第4薄膜トランジスタのソース電極及びゲート電極の重畳部に形成されたことを特徴をする請求項27に記載の液晶表示装置の製造方法。
  29. 前記第2コンタクト電極は、前記第2コンタクトホールを介して露出された前記第3薄膜トランジスタのソース電極及びゲート電極を接続させ、前記第3コンタクト電極は、前記第3コンタクトホールを介して露出された前記第3または第4薄膜トランジスタのドレーン電極及び前記第2薄膜トランジスタのゲート電極を接続させ、前記第4コンタクト電極は、前記第4コンタクトホールを介して露出された前記第4薄膜トランジスタのソース電極及びゲート電極を接続させることを特徴とする請求項27に記載の液晶表示装置の製造方法。
  30. 前記第2乃至第4コンタクト電極は、シール材により封止される領域に形成されたことを特徴とする請求項27に記載の液晶表示装置の製造方法。
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