JP2005109436A - 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 - Google Patents

抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 Download PDF

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Abstract

【課題】 半導体集積回路装置における抵抗上昇不良（ソフトオープン不良）を簡単且つ高精度で検出できるようにし、それによって歩留まりに対するソフトオープン不良の影響を評価できるようにする。
【解決手段】 ウェハ１００の各チップ領域１０１毎に、抵抗変動不良となる抵抗変動成分を測定できる長さを持つ抵抗不良評価パターン１０２が設けられている。抵抗不良評価パターン１０２の長さをＡとし、製品となる半導体集積回路装置１１０に搭載された抵抗素子１１１の合計長さをＢとすると、チップ領域１０１の１つに含まれる抵抗不良評価パターン１０２の数はＢ／Ａの１／１００倍以上で且つ１０倍以下である。
【選択図】 図１

Description

本発明は、抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法に関し、特に、半導体集積回路装置の製造過程において該装置に搭載される抵抗素子やコンタクトの抵抗上昇不良を検出するためのモニター装置、それを使用した抵抗上昇不良の評価方法、及び該モニター装置の製造方法に関する。
近年、半導体集積回路装置を製造するにあたって、微細化、高集積化、高速化、及び使用されるウェハの大口径化が進んでいる。
製造される半導体集積回路装置の微細化及び高集積化に伴って、使用されているゲート電極配線、金属配線、ソース領域及びドレイン領域となる不純物層（以下、ソース／ドレイン不純物層と称する）若しくは下層配線層と上層配線層とを接続するコンタクト等における断線不良、又は配線間のショート不良が製造歩留まり低下の大きな要因となってきている。また、高集積化又は高速化に起因して、搭載されているトランジスタや抵抗素子（例えばゲート電極配線、金属配線又はソース／ドレイン不純物層等）の特性ばらつきも製造歩留まり低下の大きな要因となる。すなわち、半導体集積回路装置の製造歩留まりを向上させると共に該装置の高速化を実現するためには、特に、トランジスタ特性のばらつきを含む抵抗体（抵抗素子）のばらつきを抑えなくてはならない。
従来、トランジスタを構成するゲート電極配線やトランジスタ上の金属配線等の不良としては、完全な断線不良や配線間のショート不良が主に取り扱われてきた。また、断線不良やショート不良の量（欠陥数）を測定評価することによって、半導体集積回路装置の歩留まり予測が行なわれてきている。
断線不良及びショート不良の評価方法としては、数１０ｃｍ〜数ｍ程度の長い配線を引き回して櫛状及び蛇状のパターンを作成することにより、評価対象となるレーヤ（配線層）の歩留まりを評価する方法がある（例えば非特許文献１参照）。
図２５は、従来の櫛状（Ｃｏｍｂ）及び蛇状（Ｓｅｒｐ）の配線パターンの一例を示している。非特許文献１の歩留まり評価方法においては、図２５に示すＣｏｍｂパッド間の抵抗を測定することにより断線不良を検出すると共に、同図に示すＣｏｍｂパッドとＳｅｒｐパッドとの間のリーク電流を測定することによりショート不良を検出する。特に断線不良については、歩留まり評価が可能となるように非常に長い配線を仮想的に引き回しているため、完全な断線不良の検出が対象となり、配線の一部分（ある箇所）での抵抗上昇（抵抗変動）は検出対象とはならない。
一方、抵抗体のばらつき評価方法として、形成されるパターンの寸法を電気的に測定することにより、ゲート電極配線等の寸法ばらつきの影響を評価する方法も提案されている（例えば非特許文献２参照）。このような寸法ばらつきは、抵抗体のばらつきやトランジスタ特性のばらつきを生じて歩留まり低下の原因となるので、寸法ばらつきの影響の評価も重要となる。
ところで、ゲート電極配線、金属配線、又は不純物層と配線層とを接続するコンタクト等が完全には断線していない場合であっても、言い換えると、これらの構成要素内での電気的接続は保たれているものの部分的に抵抗上昇が起きている（つまり構成要素内の特定箇所の抵抗が上昇している）場合にも不良が発生する。そして、このような不良も、歩留まり低下や信頼性低下の要因となる。本願においては、これらの構成要素（抵抗素子及びコンタクト等）が断線には至っておらず内部での電気的接続が保たれているが部分的に抵抗上昇している（結局のところ抵抗素子全体としての抵抗も増大する）不良を抵抗上昇不良（抵抗変動不良）又はソフトオープン不良と称する。これに対して、抵抗素子やコンタクトが完全に断線している不良を断線不良又はハードオープン不良と称する。
最近の半導体集積回路装置の微細化、高集積化及び高速化に伴って、遅延時間のマージンが少なくなってきているため、配線等の抵抗素子における一部の箇所に生じた抵抗上昇不良が歩留まり低下及び信頼性低下の要因となってしまう。
例えば、ゲート電極配線の形成においては、一般的に、ポリシリコン電極上にサリサイドプロセスを用いてシリサイド層を形成する。このポリシリコン電極上のシリサイド層が断線した場合、ゲート電極配線全体としては下層のポリシリコン電極によって電気的に接続が維持されるため、シリサイド層が断線した箇所において抵抗上昇不良が生じて歩留まり低下や信頼性低下の原因となる。
同様に、下層の金属配線又はトランジスタのソース／ドレイン不純物層等と上層の配線層とを接続するコンタクトについても、その一部の箇所で抵抗上昇不良（ソフトオープン不良）が発生する場合がある。すなわち、抵抗体のばらつき変動の１つであるコンタクト抵抗の変動つまりコンタクト抵抗の上昇も、歩留まり低下や信頼性不良の大きな要因となっている。
一方、最近の半導体集積回路装置に使用されているコンタクトの数は膨大な数となっている。例えば、０．１３μｍルールの面積４０ｍｍ2 程度のチップであれば、トランジスタと配線層とを接続するコンタクトの数は２０００万個程度にもなる。従って、モニター装置（評価装置）を使用してコンタクトの歩留まり評価を行なう場合にも、１０００万個程度のコンタクト数について評価を行なう必要がある。
従来、コンタクトの歩留まり評価においては、完全な断線不良（ハードオープン不良）を検出対象として歩留まり評価が実施されてきた。具体的には、このような歩留まり評価のために大規模なコンタクトチェーンよりなる抵抗パターン（コンタクト数が１０万個程度）を作成し、該コンタクトチェーンの断線不良（ハードオープン不良）を評価してきた。
図２６（ａ）及び（ｂ）は、従来のコンタクトチェーン抵抗パターンの一例を示しており、（ａ）は平面図であり、（ｂ）は（ａ）におけるａ−ａ’線の断面図である。
図２６（ａ）及び（ｂ）に示すように、シリコン基板１の上に絶縁膜２を介してポリシリコン層又はアモルファスシリコン層よりなる複数の下層配線３が形成されている。絶縁膜２の上及び各下層配線３の上には層間絶縁膜４が形成されていると共に層間絶縁膜４には、各下層配線３と接続する複数のコンタクト電極（コンタクトホール）５が形成されている。また、層間絶縁膜４の上には、各コンタクト電極５と接続する複数の上層金属配線６が形成されている。複数の下層配線３と複数の上層金属配線６とが複数のコンタクト電極５によって接続されることにより、図２６（ａ）に示すように、コンタクトチェーン抵抗パターンが構成される。尚、図２６（ａ）において、シリコン基板１、絶縁膜２及び層間絶縁膜４の図示を省略している。また、絶縁膜２及び下層配線３に代えて、シリコン基板１の表面部にトランジスタのソース／ドレイン不純物層を形成し、該ソース／ドレイン不純物層と上層配線とを接続するコンタクト電極を形成してもよい。
図２６（ａ）及び（ｂ）に示すコンタクトチェーン抵抗パターン内のコンタクト数は１０万個程度である。評価対象のコンタクト不良が完全な断線（ハードオープン）であるならば、コンタクトチェーン抵抗が無限大になったことをもって不良の検出が可能となる。
しかしながら、１つのコンタクトの抵抗のみが不良となって例えば抵抗の大きさが正常値の１０倍の値になったとしても、その抵抗上昇不良がコンタクトチェーン抵抗パターン全体の抵抗に及ぼす変動の大きさ（割合）は１／１００００程度にしかならないため、通常の測定によって、コンタクトチェーン内の１つのコンタクトに生じた抵抗上昇不良を検出（判断）することは困難である。
この問題を解決するために、２５６列１６行（コンタクト総数４０９６個）のクロスコンタクトアレイを作製して８ｂｉｔのバイナリーカウンター及び２５６ｂｉｔのデコーダーを用いることにより、各コンタクトの抵抗を測定評価する方法が提案されている（例えば非特許文献３参照）。この方法を用いると、抵抗変動が小さい抵抗異常も検出可能となるので、歩留まり評価を実施することができる。
Charles Weber 、"Standard Defect Monitor" 、1988 IEEE Proceedings on Microelectronic Test Structures、Vol.1 、No.1、1988年 2月、p.114-119 Andrew Grenville et al. 、"Electrical Critical Dimension Metrology for 100-nm Linewidths and Below" 、In Optical Microlithography XIII、Proceedings of SPIE 、Vol.4000、2000年、p.452-459 Takeshi Hamamoto et.al、"Measurement of Contact Resistance Distribution Using a 4k-Contacts Array"、IEEE Transactions on Semiconductor Manufacturing、Vol.9 、No.1、1996年 2月、p.9-14
しかしながら、前述の抵抗上昇不良（ソフトオープン不良）の評価は、完全な断線不良（ハードオープン不良）の評価と比べて難しい。例えば、断線不良の場合には電気抵抗が非常に高くなるか又は電気抵抗が無限大となるため、非特許文献１に記載されるように、仮想的に非常に長い配線を引き回して不良評価や欠陥密度評価を実施することが可能となる。ところが、仮想的に非常に長い配線を引き回して不良評価を実施しても、抵抗上昇不良（ソフトオープン不良）の検出は困難である。なぜなら、ソフトオープン箇所の抵抗上昇分が長い配線全体の抵抗値に埋もれてしまうため、該抵抗上昇分の検出を行なうことができないからである。
また、非特許文献２や非特許文献３に記載された方法は、コンタクトアレイ等を形成するためのプロセスＴＡＴ（ターン・アラウンド・タイム）が非常に長くなるという欠点を持っている。すなわち、これらの従来技術においては、評価装置を形成するためのプロセスＴＡＴが半導体集積回路装置を形成する場合と同程度になるため、プロセス改善のための評価結果のフィードバックに膨大な時間を要するという問題がある。
前記に鑑み、本発明は、ゲート電極配線若しくは金属配線等の一部の箇所で、又は不純物層等と配線層とを接続する多数のコンタクトのうちの少なくとも１つで生じた抵抗上昇不良（ソフトオープン不良）を簡単に検出できる抵抗不良評価装置（モニター装置）を提供すると共に、該モニター装置を使用したソフトオープン不良の評価方法及び該モニター装置の製造方法を提供することを目的とする。
前記の目的を達成するために、本願発明者らは、抵抗不良評価パターンの長さやコンタクトチェーン抵抗パターンのコンタクト数を、抵抗素子の一箇所やコンタクトの１つで生じた抵抗変動成分（抵抗上昇成分）を検出できる長さやコンタクト数まで低減して抵抗素子やコンタクトのソフトオープン不良を検出可能にすると共に、集積回路装置の歩留まり評価が可能な数の抵抗不良評価パターンやコンタクトチェーン抵抗パターンをウェハ上に多数形成して抵抗測定及び歩留まり評価を実施する方法を想到した。
具体的には、本発明に係る第１の抵抗不良評価装置は、集積回路装置の構成要素の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域毎に又は各ショット領域毎に、抵抗変動不良となる抵抗変動成分を測定できる評価パターンを有し、チップ領域の１つ又はショット領域の１つに含まれる評価パターンの数は、集積回路装置の歩留まり予測ができるように設定されている。
また、本発明に係る第２の抵抗不良評価装置は、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域毎に又は各ショット領域毎に、抵抗変動不良となる抵抗変動成分を測定できる長さを持つ抵抗不良評価パターンを有し、抵抗不良評価パターンの長さをＡとし、半導体集積回路装置に搭載された抵抗素子の合計長さをＢとすると、チップ領域の１つ又はショット領域の１つに含まれる抵抗不良評価パターンの数は、Ｂ／Ａの１／１００倍以上で且つ１０倍以下である。
また、本発明に係る第３の抵抗不良評価装置は、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、抵抗変動不良となる抵抗変動成分を測定できる長さを持つ抵抗不良評価パターンと、抵抗不良評価パターンの抵抗値を決定する寸法、膜厚及び抵抗率のうちの少なくとも１つを校正するために用いられる校正用パターンとを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されている。尚、各ブロック内において、校正用パターンは抵抗不良評価パターンの近傍、具体的には抵抗不良評価パターンから５００μｍ以下の範囲内に配置されることが好ましい。
第３の抵抗不良評価装置において、抵抗不良評価パターンの長さをＡとし、半導体集積回路装置に搭載された抵抗素子の合計長さをＢとすると、チップ領域の１つ又はショット領域の１つに含まれる抵抗不良評価パターンの数は、Ｂ／Ａの１／１００倍以上で且つ１０倍以下であることが好ましい。
第３の抵抗不良評価装置において、抵抗不良評価パターン及び校正用パターンにはそれぞれ独立したプロービング用パッドが設けられていることが好ましい。
第２又は第３の抵抗不良評価装置において、抵抗不良評価パターンの長さＡは、抵抗変動不良が少なくとも１箇所で生じている抵抗不良評価パターンの第１の抵抗値と抵抗変動不良が存在しない抵抗不良評価パターンの第２の抵抗値との差である抵抗変動成分が第２の抵抗値に対して２％以上になるように設定されることが好ましい。尚、第２又は第３の抵抗不良評価装置において、前記の抵抗変動成分の大きさ（割合）は１倍（１００％）以下であることが好ましい。すなわち、一般的に、評価パターンの抵抗ばらつきが目標値に対して±１０％程度以内の変動であれば評価パターンが良品であるという評価を行なうので、１００％以下の抵抗変動成分の大きさを検出できればよい。また、完全な断線が生じた場合には検出される抵抗変動成分の大きさは無限大倍（∞％）になるので、従来の長配線パターンである櫛状（Ｃｏｍｂ）及び蛇状（Ｓｅｒｐ）の配線パターンを用いて抵抗不良評価を行なうことができる。従って、このような従来の長配線パターンによる抵抗不良評価と区別するためには、第２又は第３の抵抗不良評価装置において、前記の抵抗変動成分の大きさ（割合）は１００倍（１００００％）以下であってもよい。
第２又は第３の抵抗不良評価装置において、抵抗素子は、ＭＯＳトランジスタ本体、バイポーラトランジスタ本体、ｐｎ接合ダイオード、ＭＯＳトランジスタのゲート電極配線若しくはソース／ドレイン不純物層、金属配線、不純物層と配線層とを接続するコンタクト、又は配線層同士を接続するビアであってもよい。
本発明に係る第４の抵抗不良評価装置は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、シリサイド層の断線に起因する抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ抵抗素子と同一の幅のシリコン含有層及びシリサイド層からなる抵抗不良評価パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子と同一の幅のシリコン含有層からなる第１校正用パターンとを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されている。
本発明に係る第５の抵抗不良評価装置は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、シリサイド層の断線に起因する抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ抵抗素子と同一の幅のシリコン含有層及びシリサイド層からなる抵抗不良評価パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子の５倍以上の幅のシリコン含有層からなる第２校正用パターンとを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されている。
本発明に係る第６の抵抗不良評価装置は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、シリサイド層の断線に起因する抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ抵抗素子と同一の幅のシリコン含有層及びシリサイド層からなる抵抗不良評価パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子の５倍以上の幅のシリコン含有層及びシリサイド層からなる第３校正用パターンとを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されている。
本発明に係る第７の抵抗不良評価装置は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、シリサイド層の断線に起因する抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ抵抗素子と同一の幅のシリコン含有層及びシリサイド層からなる抵抗不良評価パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子と同一の幅のシリコン含有層からなる第１校正用パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子の５倍以上の幅のシリコン含有層からなる第２校正用パターンとを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されている。
第７の抵抗不良評価装置において、各ブロックに、抵抗不良評価パターンと同一の長さを持ち且つ抵抗不良評価パターンと異なる２種類以上の幅のシリコン含有層及びシリサイド層からなる複数の他の抵抗不良評価パターンと、第１校正用パターンと同一の長さを持ち且つ第１校正用パターンと異なる２種類以上の幅のシリコン含有層からなる複数の他の第１校正用パターンとをさらに有してもよい。
第７の抵抗不良評価装置において、各ブロックに、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子の５倍以上の幅のシリコン含有層及びシリサイド層からなる第３校正用パターンをさらに有していてもよい。
本発明に係る第８の抵抗不良評価装置は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、シリサイド層の断線に起因する抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ抵抗素子と同一の幅のシリコン含有層及びシリサイド層からなる抵抗不良評価パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子と同一の幅のシリコン含有層からなる第１校正用パターンと、抵抗不良評価パターンと同一の長さを持ち且つ抵抗素子の５倍以上の幅のシリコン含有層及びシリサイド層からなる第３校正用パターンとを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されている。
第４〜第８の抵抗不良評価装置のいずれか１つにおいて、抵抗不良評価パターンの長さＡは、抵抗変動不良が少なくとも１箇所で生じている抵抗不良評価パターンの第１の抵抗値と抵抗変動不良が存在しない抵抗不良評価パターンの第２の抵抗値との差である抵抗変動成分が第２の抵抗値に対して２％以上になるように設定され、半導体集積回路装置に搭載された抵抗素子の合計長さをＢとすると、チップ領域の１つ又はショット領域の１つに含まれる抵抗不良評価パターンの数は、Ｂ／Ａの１／１０倍以上で且つ１０倍以下であることが好ましい。尚、第４〜第８の抵抗不良評価装置のいずれか１つにおいて、前記の抵抗変動成分の大きさ（割合）は１倍（１００％）以下であることが好ましい。すなわち、一般的に、評価パターンの抵抗ばらつきが目標値に対して±１０％程度以内の変動であれば評価パターンが良品であるという評価を行なうので、１００％以下の抵抗変動成分の大きさを検出できればよい。また、完全な断線が生じた場合には検出される抵抗変動成分の大きさは無限大倍（∞％）になるので、従来の長配線パターンである櫛状（Ｃｏｍｂ）及び蛇状（Ｓｅｒｐ）の配線パターンを用いて抵抗不良評価を行なうことができる。従って、このような従来の長配線パターンによる抵抗不良評価と区別するためには、第４〜第８の抵抗不良評価装置のいずれか１つにおいて、前記の抵抗変動成分の大きさ（割合）は１００倍（１００００％）以下であってもよい。
また、第４〜第８の抵抗不良評価装置において、各ブロック内で各校正用パターンは抵抗不良評価パターンの近傍、具体的には抵抗不良評価パターンから５００μｍ以下の範囲内に配置されることが好ましい。
本発明に係る第１の抵抗不良評価方法は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、本発明に係る第７の抵抗不良評価装置を使用して、各ブロック内の抵抗不良評価パターン、第１校正用パターン及び第２校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する第１の工程と、第２校正用パターンの幅の設計値をＤＲとし、第１の工程で測定された第１校正用パターン及び第２校正用パターンのそれぞれの抵抗値をＲ１及びＲ２として、各ブロックにおける抵抗不良評価パターンの電気的換算寸法ＥＣＤを、 ＥＣＤ＝ＤＲ×Ｒ２／Ｒ１
に従って算出する第２の工程と、第２の工程で算出された電気的換算寸法ＥＣＤ及び第１の工程で測定された抵抗不良評価パターンの抵抗値ＲをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成するか、又は、抵抗不良評価パターンの長さをＡとして、各ブロックにおける抵抗不良評価パターンのシート抵抗値Ｒｓを、
Ｒｓ＝Ｒ×ＥＣＤ／Ａ
に従って算出し、算出されたシート抵抗値Ｒｓ及び第２の工程で算出された電気的換算寸法ＥＣＤをそれぞれＹ軸及びＸ軸にプロットすることによってグラフを作成する第３の工程と、第３の工程で作成されたグラフに基づいて、抵抗不良評価パターンの抵抗値Ｒ又はシート抵抗値Ｒｓが離散的に上昇したポイントを抽出することにより、抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えている。
第１の抵抗不良評価方法において、各ブロックには、抵抗不良評価パターンと同一の長さを持ち且つ抵抗不良評価パターンと異なる２種類以上の幅のシリコン含有層及びシリサイド層からなる複数の他の抵抗不良評価パターンと、第１校正用パターンと同一の長さを持ち且つ第１校正用パターンと異なる２種類以上の幅のシリコン含有層からなる複数の他の第１校正用パターンとがさらに設けられており、第１の工程は、各ブロック内の各他の抵抗不良評価パターン及び各他の第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する工程を含んでいてもよい。
本発明に係る第２の抵抗不良評価方法は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、本発明に係る第４の抵抗不良評価装置を使用して、各ブロック内の抵抗不良評価パターン及び第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する第１の工程と、第１の工程で測定された各ブロックにおける抵抗不良評価パターン及び第１校正用パターンのそれぞれの抵抗値をＲＲ及びｒ１とし、第１の工程で測定されたウェハ面内における全ての第１校正用パターンの抵抗値の平均値をｒ１(Ave) として、抵抗不良評価パターンの抵抗値ＲＲの補正値ＲＲ'(1)を、
ＲＲ'(1)＝ＲＲ×ｒ１(Ave) ／ｒ１
に従って算出する第２の工程と、第２の工程で算出された補正値ＲＲ'(1)のウェハ面内又は各チップ領域内若しくは各ショット領域内における分布図を作成する第３の工程と、第３の工程で作成された分布図に基づいて、補正値ＲＲ'(1)が離散的に上昇したポイントを抽出することにより、抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えている。
本発明に係る第３の抵抗不良評価方法は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、本発明に係る第６の抵抗不良評価装置を使用して、各ブロック内の抵抗不良評価パターン及び第３校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する第１の工程と、第１の工程で測定された各ブロックにおける抵抗不良評価パターン及び第３校正用パターンのそれぞれの抵抗値をＲＲ及びｒ３とし、第１の工程で測定されたウェハ面内における全ての第３校正用パターンの抵抗値の平均値をｒ３(Ave) として、抵抗不良評価パターンの抵抗値ＲＲの補正値ＲＲ'(2)を、
ＲＲ'(2)＝ＲＲ×ｒ３(Ave) ／ｒ３
に従って算出する第２の工程と、第２の工程で算出された補正値ＲＲ'(2)のウェハ面内又は各チップ領域内若しくは各ショット領域内における分布図を作成する第３の工程と、第３の工程で作成された分布図に基づいて、補正値ＲＲ'(2)が離散的に上昇したポイントを抽出することにより、抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えている。
本発明に係る第４の抵抗不良評価方法は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、本発明に係る第８の抵抗不良評価装置を使用して、各ブロック内の抵抗不良評価パターン、第１校正用パターン及び第３校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する第１の工程と、第１の工程で測定された各ブロックにおける抵抗不良評価パターン、第１校正用パターン及び第３校正用パターンのそれぞれの抵抗値をＲＲ、ｒ１及びｒ３とし、第１の工程で測定されたウェハ面内における全ての第１校正用パターンの抵抗値及び全ての第３校正用パターンの抵抗値のそれぞれの平均値をｒ１(Ave) 及びｒ３(Ave) として、抵抗不良評価パターンの抵抗値ＲＲの補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)をそれぞれ、
ＲＲ'(1)＝ＲＲ×ｒ１(Ave) ／ｒ１
ＲＲ'(2)＝ＲＲ×ｒ３(Ave) ／ｒ３
ＲＲ'(3)＝ＲＲ×ｒ１(Ave) ×ｒ３(Ave) ／（ｒ１×ｒ３）
に従って算出する第２の工程と、第２の工程で算出された補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3) のそれぞれのウェハ面内又は各チップ領域内若しくは各ショット領域内における分布図を作成する第３の工程と、第３の工程で作成された各分布図に基づいて、補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)が離散的に上昇したポイントを抽出することにより、抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えている。
第２又は第４の抵抗不良評価方法において、第２の工程において、平均値ｒ１(Ave) に代えて、第１の工程で測定されたチップ領域の１つ若しくはショット領域の１つにおける全ての第１校正用パターンの抵抗値の平均値ｒ１shot(Ave) 、又は第１の工程で測定されたブロックの１つにおける全ての第１校正用パターンの抵抗値の平均値ｒ１block(Ave)を用いてもよい。
第３又は第４の抵抗不良評価方法において、第２の工程において、平均値ｒ３(Ave) に代えて、第１の工程で測定されたチップ領域の１つ若しくはショット領域の１つにおける全ての第３校正用パターンの抵抗値の平均値ｒ３shot(Ave) 、又は第１の工程で測定されたブロックの１つにおける全ての第３校正用パターンの抵抗値の平均値ｒ３block(Ave)を用いてもよい。
本発明に係る第１の抵抗不良評価装置の製造方法は、第３〜第８の抵抗不良評価装置のいずれか１つの製造方法であって、評価対象となる抵抗素子は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線であって、ウェハよりなる基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上にシリコン含有層を堆積する工程と、第１のマスクパターンを用いてシリコン含有層に対してエッチングを行なうことにより、シリコン含有層を抵抗不良評価パターン及び校正用パターンのそれぞれの形状にパターンニングする工程と、パターニングされたシリコン含有層の側面にサイドウォールを形成した後、シリサイド化を防止するための第２の絶縁膜を堆積する工程と、第２のマスクパターンを用いて第２の絶縁膜に対してエッチングを行なうことにより、第２の絶縁膜を除去したシリサイド化領域と、第２の絶縁膜を残存させたシリサイド化防止領域とを設定する工程と、サリサイドプロセスを用いてシリサイド化領域のシリコン含有層の上部にシリサイド層を形成することによってゲート電極配線を形成する工程とを備えている。
本発明に係る第２の抵抗不良評価装置の製造方法は、第３〜第８の抵抗不良評価装置のいずれか１つの製造方法であって、評価対象となる抵抗素子は、半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するソース／ドレイン不純物層であって、ウェハよりなる半導体基板上に第１の絶縁膜を形成する工程と、第１のマスクパターンを用いて第１の絶縁膜に対してエッチングを行なうことにより、第１の絶縁膜を抵抗不良評価パターン及び校正用パターンのそれぞれの形状にパターンニングする工程と、パターニングされた第１の絶縁膜をマスクとして、半導体基板に対してエッチングを行なってトレンチを形成する工程と、トレンチ内に第２の絶縁膜を埋め込む工程と、ＣＭＰにより第２の絶縁膜の表面を平坦化した後、第１の絶縁膜を除去してトレンチ分離を形成する工程と、トレンチ分離が形成されていない半導体基板の露出表面部に対して不純物を導入することによって不純物層を形成した後、半導体基板上に、シリサイド化を防止するための第３の絶縁膜を堆積する工程と、第２のマスクパターンを用いて第３の絶縁膜に対してエッチングを行なうことにより、第３の絶縁膜を除去したシリサイド化領域と、第３の絶縁膜を残存させたシリサイド化防止領域とを設定する工程と、サリサイドプロセスを用いてシリサイド化領域の不純物層の上部にシリサイド層を形成することによってソース／ドレイン不純物層を形成する工程とを備えている。
本発明に係るコンタクト不良評価装置は、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、ウェハの各チップ領域毎に又は各ショット領域毎に、抵抗変動不良となる抵抗変動成分を測定できるコンタクト数を持つコンタクトチェーン抵抗パターンを有し、コンタクトチェーン抵抗パターンのコンタクト数をｎとし、半導体集積回路装置に搭載されたコンタクトの総数をＮとすると、チップ領域の１つ又はショット領域の１つに含まれるコンタクトチェーン抵抗パターンの数は、Ｎ／ｎの１／１０倍以上で且つ１０倍以下である。
本発明のコンタクト不良評価装置において、コンタクトチェーン抵抗パターンは、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに配置されており、各ブロックにおけるコンタクトチェーン抵抗パターンの近傍に、コンタクトチェーン抵抗パターンの抵抗値を決定する下地パターンの抵抗値を校正するために用いられ且つ評価対象のコンタクト間パターン長Ｌと同等のコンタクト間パターン長Ｌ１、コンタクト間パターン長Ｌ１よりも長いコンタクト間パターン長Ｌ２及びコンタクト間パターン長Ｌ２よりも長いコンタクト間パターン長Ｌ３のそれぞれを持つ複数の第１校正用パターンを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されていることが好ましい。
本発明のコンタクト不良評価装置において、コンタクトチェーン抵抗パターンは、ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに配置されており、各ブロックにおけるコンタクトチェーン抵抗パターンの近傍に、評価対象のコンタクト径ｄよりも小さいコンタクト径ｄ１、コンタクト径ｄと同等のコンタクト径ｄ２及びコンタクト径ｄよりも大きいコンタクト径ｄ３のそれぞれを持つ複数の第２校正用パターンを有し、ウェハ面内及び各チップ領域又は各ショット領域のそれぞれの内部において各ブロックは均一に配置されていることが好ましい。
尚、本発明のコンタクト不良評価装置において、各ブロック内で各校正用パターンはコンタクトチェーン抵抗パターンの近傍、具体的にはコンタクトチェーン抵抗パターンから５００μｍ以下の範囲内に配置されることが好ましい。
本発明のコンタクト不良評価装置において、コンタクトチェーン抵抗パターンのコンタクト数ｎは、抵抗変動不良が少なくとも１箇所で生じているコンタクトチェーン抵抗パターンの第１の抵抗値と抵抗変動不良が存在しないコンタクトチェーン抵抗パターンの第２の抵抗値との差である抵抗変動成分が第１の抵抗値に対して１％以上になるように設定されることが好ましい。尚、本発明のコンタクト不良評価装置において、前記の抵抗変動成分の大きさ（割合）は１倍（１００％）以下であることが好ましい。すなわち、一般的に、評価パターンの抵抗ばらつきが目標値に対して±１０％程度以内の変動であれば評価パターンが良品であるという評価を行なうので、１００％以下の抵抗変動成分の大きさを検出できればよい。また、完全な断線が生じた場合には検出される抵抗変動成分の大きさは無限大倍（∞％）になるので、従来の大規模なコンタクトチェーン抵抗パターンを用いて抵抗不良評価を行なうことができる。従って、このような従来の大規模なコンタクトチェーン抵抗パターンによる抵抗不良評価と区別するためには、本発明のコンタクト不良評価装置において、前記の抵抗変動成分の大きさ（割合）は１００倍（１００００％）以下であってもよい。
本発明のコンタクト不良評価装置において、コンタクトは、コンタクトホール内に高融点金属膜又は金属膜を埋め込むことによって形成されたコンタクト電極であってもよい。
本発明のコンタクト不良評価装置において、コンタクトの下地パターンは、ゲート電極配線層、ソース／ドレイン不純物層又は下層金属配線層であってもよい。
本発明に係る第１のコンタクト不良評価方法は、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価する評価方法であって、本発明のコンタクト不良評価装置であって校正用パターンを有するコンタクト不良評価装置を使用して、各ブロック内のコンタクトチェーン抵抗パターン及び各第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する第１の工程と、第１の工程で測定された各ブロックにおける各第１校正用パターンの抵抗値をコンタクト間パターン長Ｌ１、Ｌ２及びＬ３のそれぞれについてｒ１、ｒ２及びｒ３として、コンタクト間パターン長Ｌ１、Ｌ２及びＬ３並びに各第１校正用パターンの抵抗値ｒ１、ｒ２及びｒ３をそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成し、作成したグラフのＹ切片の値から、当該ブロックにおけるコンタクトチェーン抵抗パターンを構成するコンタクトの１つ当たりの抵抗値ｒｃを算出する第２の工程と、第１の工程で測定された各ブロックにおけるコンタクトチェーン抵抗パターンの抵抗値をＲｃとして、第２の工程で算出されたコンタクトの１つ当たりの抵抗値ｒｃ及びコンタクトチェーン抵抗パターンの抵抗値ＲｃをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成するか、又は、第２の工程で算出されたコンタクトの１つ当たりの抵抗値ｒｃ及び単位面積当たりのコンタクト抵抗値ρｃを用いて、各ブロックにおける電気的換算コンタクト径ｄを、
ｄ＝（ρｃ／（π×ｒｃ））1/2
に従って算出すると共に、第１の工程で測定された各ブロックにおけるコンタクトチェーン抵抗パターンの抵抗値をＲｃとして、算出された電気的換算コンタクト径ｄ又はその逆数及びコンタクトチェーン抵抗パターンの抵抗値ＲｃをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成する第３の工程と、第３の工程で作成されたグラフに基づいて、コンタクトチェーン抵抗パターンの抵抗値Ｒｃが離散的に上昇したポイントを抽出することにより、コンタクトチェーン抵抗パターンの抵抗変動不良の検出を行なう第４の工程とを備えている。
本発明に係る第２のコンタクト不良評価方法は、半導体集積回路装置に搭載されているコンタクトの抵抗変動不良を評価する評価方法であって、本発明のコンタクト不良評価装置であって校正用パターンを有するコンタクト不良評価装置を使用して、各ブロック内のコンタクトチェーン抵抗パターン及び各第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内又は各ショット領域内における複数の箇所で測定する第１の工程と、第１の工程で測定された各ブロックにおける各第１校正用パターンの抵抗値をコンタクト間パターン長Ｌ１、Ｌ２及びＬ３のそれぞれについてｒ１、ｒ２及びｒ３として、コンタクト間パターン長Ｌ１、Ｌ２及びＬ３並びに各第１校正用パターンの抵抗値ｒ１、ｒ２及びｒ３をそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成し、作成したグラフの傾きの値から、当該ブロックにおけるコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕを算出する第２の工程と、第１の工程で測定された各ブロックにおけるコンタクトチェーン抵抗パターンの抵抗値をＲｃとし、第２の工程で算出されたウェハ面内における全てのコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕの平均値をＲｕ(Ave) として、コンタクトチェーン抵抗パターンの抵抗値Ｒｃの補正値Ｒｃ’を、
Ｒｃ’＝Ｒｃ×Ｒｕ(Ave) ／Ｒｕ
に従って算出する第３の工程と、第３の工程で算出された補正値Ｒｃ’のウェハ面内又は各チップ領域内若しくは各ショット領域内における分布図を作成する第４の工程と、第４の工程で作成された分布図に基づいて、補正値Ｒｃ’が離散的に上昇したポイントを抽出することにより、コンタクトチェーン抵抗パターンの抵抗変動不良の検出を行なう第５の工程とを備えている。
第２のコンタクト不良評価方法において、第３の工程において、平均値Ｒｕ(Ave) に代えて、第２の工程で算出されたチップ領域の１つ若しくはショット領域の１つにおける全てのコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕの平均値Ｒｕshot(Ave) 、又は第２の工程で算出されたブロックの１つにおける全てのコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕの平均値Ｒｕblock(Ave)を用いてもよい。
本発明に係る第１のコンタクト不良評価装置の製造方法は、本発明のコンタクト不良評価装置であって校正用パターンを有するコンタクト不良評価装置の製造方法である。具体的には、ウェハよりなる基板上に、コンタクトチェーン抵抗パターン及び校正用パターンのそれぞれの下地パターンを形成する工程と、下地パターンが形成された基板上に絶縁膜を形成する工程と、絶縁膜に、各下地パターンに達する複数のホールを形成する工程と、各ホールに導電体膜を埋め込んで複数のコンタクトを形成する工程と、各コンタクトの上及び絶縁膜の上に上層配線を形成する工程とを備えている。
本発明に係る第２のコンタクト不良評価装置の製造方法は、本発明のコンタクト不良評価装置であって校正用パターンを有するコンタクト不良評価装置の製造方法である。具体的には、ウェハよりなる基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１の導電体膜を形成する工程と、第１のマスクパターンを用いて前記第１の導電体膜に対してエッチングを行なうことにより、前記コンタクトチェーン抵抗パターン及び前記校正用パターンのそれぞれの下地パターンを形成する工程と、前記下地パターンが形成された前記基板上に層間絶縁膜を形成する工程と、第２のマスクパターンを用いて前記層間絶縁膜に対してエッチングを行なって、前記各下地パターンに達する複数のホールを形成する工程と、前記各ホールに第２の導電体膜を埋め込む工程と、前記各ホール内の前記第２の導電体膜を残しつつ、前記各ホールの外側の前記第２の導電体膜をＣＭＰにより除去して複数のコンタクトを形成する工程と、前記各コンタクトの上及び前記層間絶縁膜の上に第３の導電体膜を形成する工程と、第３のマスクパターンを用いて前記第３の導電体膜に対してエッチングを行なうことにより上層配線を形成する工程とを備えている。
本発明によると、評価装置となるウェハの各チップ領域毎に又は各ショット領域毎に、集積回路装置の構成要素の抵抗変動不良となる抵抗変動成分を測定できる評価パターンが設けられていると共に、チップ領域の１つ又はショット領域の１つに含まれる評価パターンの数は、集積回路装置の歩留まり予測ができるように設定されている。このため、集積回路装置の構成要素における抵抗上昇不良（ソフトオープン不良）を正確に評価することができると共に、各チップ領域又は各ショット領域における各評価パターンについての抵抗測定を行ない、該測定結果に基づいてソフトオープン不良の数を検出することにより、集積回路装置の歩留まり評価を行なうことが可能になる。すなわち、製造される集積回路装置の歩留まりに対するソフトオープン不良の影響を評価することができる。
具体的には、本発明に係る抵抗不良評価装置、該評価装置を使用した抵抗不良評価方法及び該評価装置の製造方法によると、抵抗不良評価パターンが、抵抗変動不良となる抵抗変動成分を測定できる長さを持つため、抵抗素子の一部分における抵抗上昇不良（ソフトオープン不良）を正確に評価することができる。また、各チップ領域又は各ショット領域に、抵抗素子の歩留まり評価を行なえる数の抵抗不良評価パターンが配置されているため、各チップ領域又は各ショット領域における各抵抗不良評価パターンについての抵抗測定を行ない、該測定結果に基づいてソフトオープン不良の数を検出することにより、抵抗素子の歩留まり評価を行なうことが可能になる。従って、製造される半導体集積回路装置の歩留まりに対するソフトオープン不良の影響を評価することができる。
特に、ＭＯＳ（metal oxide semiconductor ）トランジスタにおけるゲート電極配線となるポリシリコン膜上又はソース／ドレイン不純物層上にサリサイドプロセスにより形成されたシリサイド層の断線については、シリサイド層の下側に不純物がドーピングされたポリシリコン膜又は不純物層が存在するため、シリサイド層が断線しても完全な断線（ハードオープン）とはならない。すなわち、ポリシリコン膜又は不純物層が所定の抵抗値を有しているため、シリサイド層が断線した場合、ゲート電極配線全体又はソース／ドレイン不純物層全体としては部分的な抵抗上昇不良（ソフトオープン不良）を生じる。このようなソフトオープン不良は、本発明に係る抵抗不良評価装置及び該評価装置を使用した抵抗不良評価方法により正確に検出されるため、該検出結果に基づいて、ソフトオープン不良を考慮した歩留まり評価が可能となる。
同様に、本発明に係るコンタクト不良評価装置、該評価装置を使用したコンタクト不良の評価方法及び該評価装置の製造方法によると、コンタクトチェーン抵抗パターンが、抵抗変動不良となる抵抗変動成分を測定できるコンタクト数を持つため、コンタクトの一部分、例えば、多数のコンタクトのうちの１つのコンタクトにおけるソフトオープン不良を正確に評価することができる。また、各チップ領域又は各ショット領域に、集積回路装置に搭載された全コンタクトについての歩留まり評価を行なえる数のコンタクトチェーン抵抗パターンが配置されているため、各チップ領域又は各ショット領域における各コンタクトチェーン抵抗パターンについての抵抗測定を行ない、該測定結果に基づいてソフトオープン不良の数を検出することにより、コンタクトの歩留まり評価を行なうことが可能になる。従って、製造される半導体集積回路装置の歩留まりに対するソフトオープン不良の影響を評価することができる。
また、本発明に係る抵抗不良評価装置又はコンタクト不良評価装置の製造方法によると、非常に短いプロセスＴＡＴでソフトオープン不良の評価装置を製造できるため、評価結果を直ちにフィードバックすることが可能になるので、プロセス改善に要する時間を短縮できるという非常に大きな効果が得られる。
ところで、本発明に係る抵抗不良評価装置においては、半導体集積回路装置に搭載された全ての抵抗素子の合計長さに相当する数の抵抗不良評価パターンが設けられていると共に、各抵抗不良評価パターンが、ソフトオープン不良となる抵抗変動成分を測定できる長さを有している。ここで、本発明に係る抵抗不良評価方法においては、これらの抵抗不良評価パターンのそれぞれについて測定評価を行なうため、測定ポイントの数が膨大になる。例えば、後述する実施形態においては１ウェハ当たり９１８００箇所の測定を実施することになる。今後も、歩留まり評価対象の半導体集積回路装置の高密度化が進む状況において、抵抗素子における微弱な抵抗変動を捉えたいという要求のために、測定の必要がある抵抗不良評価パターンの数もさらに増加すると考えられる。一方、今後の測定技術の進歩によって測定評価時間は更に短縮化されると予想されるので、測定ポイント数の増大が測定評価時間の過度な増大をもたらすことはないと考えられる。従って、本発明に係る抵抗不良評価装置を使用した抵抗不良評価方法は、今後とも最も簡単且つ有効な方法と考えられる。
同様に、本発明に係るコンタクト不良評価装置においては、半導体集積回路装置の全コンタクト数に相当する数のコンタクトチェーン抵抗パターンが設けられていると共に、各コンタクトチェーン抵抗パターンは、ソフトオープン不良となる抵抗変動成分を測定できるコンタクト数を持つ。ここで、本発明に係るコンタクト不良評価方法においては、これらのコンタクトチェーン抵抗パターンのそれぞれについて測定評価を行なうため、測定ポイントの数が膨大になる。今後も、歩留まり評価対象の半導体集積回路装置の高密度化が進む状況において、非常に多数のコンタクト中の一部のコンタクトにおける微弱な抵抗変動を捉えたいという要求のために、測定の必要がある抵抗不良評価パターンの数もさらに増加すると考えられる。一方、今後の測定技術の進歩によって測定評価時間は更に短縮化されると予想されるので、測定ポイント数の増大が測定評価時間の過度な増大をもたらすことはないと考えられる。従って、本発明に係るコンタクト不良評価装置を使用したコンタクト不良評価方法は、今後とも最も簡単且つ有効な方法と考えられる。
尚、前述のように、ゲート電極配線となるポリシリコン膜上又はソース／ドレイン不純物層となるシリコン層上におけるシリサイド層の断線の場合を例として本発明の効果を説明した。しかし、本発明のソフトオープン不良の検出方法又はその検出結果を用いた歩留まり評価方法は、アルミニウム若しくは銅等よりなる金属配線のソフトオープン不良評価、トランジスタの不純物層等と配線層とを接続するコンタクトのソフトオープン不良評価、又は金属配線同士を接続するビア部のソフトオープン不良評価にも応用することが可能であり、それによって得られる効果も非常に大きい。
（第１の実施形態）
以下、本発明の第１の実施形態に係る抵抗不良評価装置（抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。
図１（ａ）は、本実施形態の抵抗不良モニター装置の１チップ領域（又は後述する１ショット領域）の平面図を示す。図１（ａ）に示すように、チップ領域１０１（以下、単にチップ１０１と称する）内に、ソフトオープン不良となる抵抗変動成分が検出可能な大きさ（長さ又は幅）を持つ抵抗体である抵抗不良評価パターン１０２が、半導体集積回路装置の歩留まり評価が可能な数だけ均一に配置されている。言い換えると、本実施形態の抵抗不良評価パターン１０２の長さは、後述するように、抵抗値の測定精度によって決まる所定の長さよりも小さく設定されている。ここで、抵抗不良評価パターン１０２は、半導体集積回路装置に搭載される抵抗素子と実質的に同一の構造（第１〜第１０の実施形態では材料構成及び膜厚等を意味するが、特に断らない限り、幅及び長さは構造に含めないものとする）を持つ。具体的には、本実施形態では、抵抗不良評価パターン１０２として、シリサイド化されたゲート電極配線である、長さ２８０μｍ、幅０．１μｍの抵抗体をチップ１０１の内部に１８００個配置した。
図１（ｂ）は、図１（ａ）に示す本実施形態の抵抗不良モニター装置（１チップ領域に設けられている）がウェハ面内に均一に配置されている様子を示している。図１（ｂ）に示すように、本実施形態では、ウェハ１００の主面上の５１箇所にチップ１０１が配置されている。従って、１ウェハ当たり、１８００個×５１＝９１８００個の抵抗不良評価パターン１０２が配置されていることになる。
図１（ｃ）及び図１（ｄ）はそれぞれ抵抗不良評価パターン１０２の一例を示している。図１（ｃ）に示すように、抵抗不良評価パターン１０２は、例えば、実質的に抵抗体となる長さＡのライン部分１０２ａと、該ライン部分１０２ａの両端に１つずつ接続された２つの端子１０２ｂとから構成されていてもよい。また、図１（ｄ）に示すように、抵抗不良評価パターン１０２は、例えば、実質的に抵抗体となる長さＡのライン部分１０２ａと、該ライン部分１０２ａの両端に２つずつ接続された４つの端子１０２ｂとから構成されていてもよい。尚、以下の説明においては、特に断らない限り、実質的に抵抗体となるライン部分１０２ａの長さＡを抵抗不良評価パターン１０２の長さとする。
本実施形態では、抵抗不良評価パターン１０２として、図１（ｃ）に示す２端子の抵抗体を用いるものとする。但し、これに代えて、図１（ｄ）に示す４端子の抵抗体を用いてもよいし、又はその他の抵抗体としてコンタクト抵抗体若しくはビア抵抗体等を用いてもよい。また、抵抗不良評価パターン１０２としてＭＯＳトランジスタ等を用いてもよい。
ここで、図１（ｃ）に示す抵抗不良評価パターン１０２の長さＡの設定方法について、図１（ｅ）及び図１（ｆ）を参照しながら説明する。図１（ｅ）に示すように、抵抗不良が発生していない（正常な）長さＡの抵抗不良評価パターン１０２の抵抗値をＲＡとし、図１（ｆ）に示すように、抵抗不良１０３が少なくとも１箇所で生じている長さＡの抵抗不良評価パターン１０２の抵抗値をＲＢとした場合、抵抗不良評価パターン１０２の長さＡは、
（ＲＢ−ＲＡ）／ＲＡ×１００≧２％
を満たすように設定される。具体的には、本実施形態ではＡ＝２８０μｍとした。この理由については図２（ａ）〜（ｆ）を用いて後述する。
次に、図１（ａ）に示すチップ１０１の内部に設ける必要がある抵抗不良評価パターン１０２の数について図１（ｇ）を参照しながら説明する。図１（ｇ）は、評価対象の抵抗素子１１１が搭載されている半導体集積回路装置１１０の概略平面図である。ここで、半導体集積回路装置１１０は、例えば製品用ウェハの各チップ領域又は各ショット領域に設けられるものである。また、評価対象の抵抗素子１１１として、例えば、ＭＯＳトランジスタのゲート電極配線が選択された場合、チップ１０１上の抵抗不良評価パターン１０２の数を、半導体集積回路装置１１０に搭載されている全てのゲート電極配線パターンの合計長さに相当する数に設定する必要がある。
尚、本実施形態において、半導体集積回路装置で使用されているゲート電極配線は、実質的にＭＯＳトランジスタのゲート電極として機能する部分、及びトランジスタ同士を接続する配線として機能する部分等の全てを含むものとする。また、実際の半導体集積回路装置で使用されているゲート電極配線においては、最小の設計ルールの配線幅を持つ部分と、それよりも太い配線幅を持つ部分とが混在しているが、本実施形態では、集積回路内のほとんどの領域で使用されており且つ不良が最も発生しやすい最小の設計ルールの配線幅を持つゲート電極配線のみを評価対象とし、その合計長さ（総距離）をＢとする。
本実施形態の特徴の１つは、抵抗不良評価パターン１０２の長さをＡとし、集積回路装置における評価対象の抵抗素子の総距離をＢとした場合に、チップ１０１内に挿入する必要がある抵抗不良評価パターン１０２の数を、Ｂ／Ａで計算される値の１／１００倍以上で且つ１０倍以下の範囲に設定することである。具体的には、本実施形態では、前述の範囲にある１８００個の抵抗不良評価パターン１０２を１つのチップ１０１の内部に配置した。但し、ソフトオープン不良を考慮した歩留まり評価においては、チップ１０１内に挿入する必要がある抵抗不良評価パターン１０２の数を、Ｂ／Ａで計算される値の１／１０倍以上で且つ１０倍以下の範囲に設定することがより好ましい。この理由については図３を用いて後述する。
次に、図２（ａ）〜（ｆ）を参照しながら本実施形態における抵抗不良評価パターン１０２の長さＡの設定の仕方について、ゲート電極配線上のシリサイド層の断線不良に起因するソフトオープン不良を評価する場合を例として詳細に説明する。
図２（ａ）は、シリサイド層が断線していない正常な抵抗不良評価パターンの平面図であり、図２（ｂ）は、シリサイド層が１箇所で断線している抵抗不良評価パターンの平面図であり、図２（ｃ）は、図２（ａ）におけるａ−ａ’線の断面図であり、図２（ｄ）は、図２（ｂ）におけるｂ−ｂ’線の断面図である。
図２（ｂ）に示すように、抵抗不良評価パターン１０２は、下層のポリシリコン層１０４と上層のシリサイド層１０５とから構成されている。また、図２（ｃ）及び（ｄ）に示すように、シリサイド層１０５に断線１０３が生じても、下層のポリシリコン層１０４によって電気的な接続が維持されるため、抵抗不良評価パターン１０２全体としては断線せずに部分的な抵抗上昇を生じる。
ここで、抵抗不良評価パターン１０２の長さＡの値として設定された、前述の２８０μｍが妥当であるかどうかは次のように判断される。尚、評価対象となる抵抗素子は幅０．１μｍのゲート電極配線である。また、０．１μｍ幅のポリシリコン電極上のシリサイド層断線による抵抗上昇値（測定値）ｒは２ｋΩである。一方、パターン長さＡが２８０μｍ、幅が０．１μｍの正常な（シリサイド層断線のない）ゲート電極配線の抵抗値ＲＡは１６ｋΩである。従って、パターン長さＡが２８０μｍ、幅が０．１μｍでシリサイド層断線を１箇所生じているゲート電極配線の抵抗値ＲＢは１８ｋΩとなる。よって、抵抗変動成分の大きさ（割合）は、
（ＲＢ−ＲＡ）／ＲＡ×１００＝１２．５％
となり、これは前述の閾値（２％）以上の値であるため、抵抗不良評価パターンの長さＡを２８０μｍに設定することが妥当であることが分かる。
図２（ｅ）は、抵抗不良評価パターンの長さＡと、正常なゲート電極配線抵抗値ＲＡ及び不良が１箇所生じているゲート電極配線抵抗値ＲＢとの関係を示す表である。また、図２（ｆ）は、抵抗不良評価パターンの長さＡに対する、（ＲＢ−ＲＡ）／ＲＡ×１００の依存性を示すグラフである。
図２（ｅ）及び（ｆ）に示すように、抵抗不良評価パターンの長さＡが大きくなるに従って、該パターン内の１箇所で生じた不良を抵抗値の測定結果を用いて検出することが困難になる。ここで、本実施形態において不良となる抵抗変動成分の測定可能範囲として設定した、（ＲＢ−ＲＡ）／ＲＡ×１００≧２％が満たされるのは、抵抗不良評価パターンの長さＡが１７５０μｍ以下の場合である。すなわち、Ａ＝１７５０μｍである場合、図２（ｅ）に示すように、ＲＡ＝１００Ω、ＲＢ＝１０２Ωとなるため、これらの抵抗測定値の差（正確には該差のＲＡに対する比率、つまり抵抗変動成分）である２％を正確に検出する必要がある。従って、抵抗値の測定精度が２％程度である場合、抵抗変動成分が２％以上にならなければ、ソフトオープン不良を精度良く検出することができなくなる。それに対して、本実施形態においては、抵抗不良評価パターンの長さＡを２８０μｍに設定しているため、抵抗変動成分が１２．５％と１０％以上の値を持つため、不良検出が非常に容易になる。
次に、図３を参照しながら本実施形態における１チップ内での抵抗不良評価パターンの必要数の設定方法について、ゲート電極配線上のシリサイド層の断線不良を例として詳細に説明する。
例えば図１（ｇ）に示すような半導体集積回路装置１１０において、評価対象の抵抗素子１１１としてゲート電極配線が搭載されているものとする。最近の半導体集積回路装置（ＵＬＳＩ）では、ＭＯＳトランジスタに使用されるゲート電極配線の合計長さ（総距離）はメートル（ｍ）オーダーとなる。ここで、本実施形態で評価される半導体集積回路装置１１０のゲート電極配線（最小ルールで作製されたゲート電極配線）の総配線長Ｂは１ｍであるとする。この場合、１チップ内での抵抗不良評価パターンの必要数は次のように設定される。まず、半導体集積回路装置の総配線長Ｂを抵抗不良評価パターンの長さＡ（＝２８０μｍ）により除することによって、Ｂ／Ａの値として３５７１という値が算出される。前述のように、本実施形態では、Ｂ／Ａの値である３５７１の１／１００倍（３６個）以上で且つ１０倍（３５７１０個）以下の範囲の個数の抵抗不良評価パターンを１チップ内に挿入する。具体的には、本実施形態においては、３５７１個の約半数の１８００個の抵抗不良評価パターンを１チップ内に挿入する。
図３は、トータル配線長Ｌ（半導体集積回路装置に搭載されたゲート電極配線の総距離又は抵抗不良モニター装置における抵抗不良評価パターンの総距離）と、総パターンの歩留まり（半導体集積回路装置又は抵抗不良モニター装置の１チップ領域の歩留まり）Ｙ（単位：％）との関係を示す図である。尚、図３において、トータル配線長Ｌを横軸に、総パターンの歩留まりＹを縦軸に表している。ここで、１チップ内のトータル配線長をＬ、１チップ内の抵抗不良評価パターン数をＮ、抵抗不良評価パターンの長さをＡとすると、Ｎ＝Ｌ／Ａが成り立つ。また、長さ２８０μｍの抵抗不良評価パターンの不良発生率をλとすると、１チップ領域の抵抗不良モニター装置における総パターンの歩留まりＹについて、
Ｙ＝ＥＸＰ（−λ×Ｎ）
が成り立つ。この総パターンの歩留まりＹの計算式を用いて、長さ２８０μｍの抵抗不良評価パターンの不良発生率λが１００ｐｐｍであった場合の総パターンの歩留まりＹを様々なトータル配線長Ｌについて算出した結果を図３に示している。
図３に示すように、製品となる半導体集積回路装置のトータル配線長Ｌが１ｍ（１．０×１０6 μｍ）である場合、製品の歩留まりが約７０％であることが分かる。従って、抵抗不良モニター装置のトータル配線長Ｌが製品と同じく１ｍである場合には同じ歩留まりが得られるので、その結果を用いて製品の歩留まりを評価することが可能になる。この場合には、前述のように、抵抗不良評価パターン数Ｎが３５７１個である必要がある。それに対して、本実施形態ではＮ＝１８００個に設定しており、この場合、図３に示すように、抵抗不良モニター装置のトータル配線長Ｌは２８０μｍ×１８００＝０．５０４ｍとなるので、総パターンの歩留まりＹは約８４％となる。この値は、歩留まりの換算式を用いて製品の歩留まり評価（歩留まり予測）を実施するために十分な値となっている。
すなわち、抵抗不良評価パターンの長さをＡとし、集積回路装置における評価対象の抵抗素子の総距離をＢとした場合に、１チップ内に挿入する必要がある抵抗不良評価パターンの数を、Ｂ／Ａで計算される値の１／１００倍以上で且つ１０倍以下の範囲に設定すると、抵抗不良モニター装置について得られる歩留まりに基づいて製品の歩留まり評価を行なうことができる。
また、１チップ内に挿入する必要がある抵抗不良評価パターンの数を、Ｂ／Ａで計算される値の１／１０倍以上で且つ１０倍以下の範囲に設定すると、抵抗不良モニター装置について得られる歩留まりに基づいて製品の歩留まり評価をより正確に行なうことができる。言い換えると、１チップ内に挿入する必要がある抵抗不良評価パターンの数を、Ｂ／Ａで計算される値の１／１０倍よりも小さくした場合には、製品の歩留まり予測の見積もり精度が若干悪くなる。
以上に説明したように、第１の実施形態に係る抵抗不良モニター装置によると、抵抗不良評価パターン１０２が、ソフトオープン不良となる抵抗変動成分を測定できる長さを持つため、半導体集積回路装置における評価対象の抵抗素子における抵抗上昇不良（ソフトオープン不良）を正確に評価することができる。また、ウェハ１００上の各チップ１０１に、抵抗素子の歩留まり評価を行なえる数の抵抗不良評価パターン１０２が配置されているため、各チップ１０１における各抵抗不良評価パターン１０２についての抵抗測定を行ない、該測定結果に基づいてソフトオープン不良の数を検出することにより、抵抗素子の歩留まり評価を行なうことが可能になる。従って、ソフトオープン不良を考慮した製品（半導体集積回路装置）の歩留まり評価、つまり製品歩留まりに対するソフトオープン不良の影響評価も可能となる。
尚、第１の実施形態において、半導体集積回路装置と対応する１チップ領域（チップ１０１）を単位としてウェハ上に抵抗不良モニター装置を設けた。しかし、これに代えて、リソグラフィ工程の１回の露光領域である１ショット領域を単位としてウェハ上に抵抗不良モニター装置を設けてもよい。ここで、図４に示すように、１ショット領域１０１Ａは複数のチップ１０１を含んでいてもよい。この場合、１ショット領域１０１Ａは、抵抗不良評価パターンが設けられない領域を有していてもよい。同様に、本実施形態においても、チップ１０１が、抵抗不良評価パターンが設けられない領域を有していてもよい。
また、第１の実施形態において、不良となる抵抗変動成分の測定可能範囲を、
（ＲＢ−ＲＡ）／ＲＡ×１００≧２％（ＲＡ：正常なゲート電極配線抵抗値、ＲＢ：不良が１箇所生じているゲート電極配線抵抗値）に設定したが、この範囲が特に限定されないことは言うまでもない。また、（ＲＢ−ＲＡ）／ＲＡ×１００は１００％以下であることが好ましい。すなわち、一般的に、評価パターンの抵抗ばらつきが目標値に対して±１０％程度以内の変動であれば評価パターンが良品であるという評価を行なうので、１００％以下の抵抗変動成分の大きさを検出できればよい。また、完全な断線が生じた場合には検出される抵抗変動成分の大きさは無限大倍（∞％）になるので、従来の長配線パターンである櫛状（Ｃｏｍｂ）及び蛇状（Ｓｅｒｐ）の配線パターンを用いて抵抗不良評価を行なうことができる。従って、このような従来の長配線パターンによる抵抗不良評価と区別するためには、（ＲＢ−ＲＡ）／ＲＡ×１００は１００００％以下であってもよい。
また、第１の実施形態において、抵抗不良評価パターンにおいて抵抗変動不良が１箇所で生じることを前提としたが、抵抗不良評価パターンにおいて抵抗変動不良が２箇所以上で生じる場合にも本実施形態を応用できることは言うまでもない。
また、第１の実施形態において、評価対象の抵抗素子がＭＯＳトランジスタのゲート電極配線である場合を対象とした。しかし、本実施形態は、これに限られるものではなく、他の抵抗素子、例えば、ＭＯＳトランジスタ本体（トランジスタ構造の全体という意味：以下同じ）、バイポーラトランジスタ本体、ｐｎ接合ダイオード、ＭＯＳトランジスタのソース／ドレイン不純物層、金属配線、不純物層と配線層とを接続するコンタクト、又は配線層同士を接続するビア等を対象としてもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る抵抗不良評価装置（抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。
図５（ａ）は、本実施形態の抵抗不良モニター装置の１チップ領域（又は１ショット領域）の平面図を示す。図５（ａ）に示すように、チップ領域１０１（以下、単にチップ１０１と称する）は複数のブロック１２０に区画されている。
図５（ｂ）は、図５（ａ）に示す本実施形態の抵抗不良モニター装置（１チップ領域）がウェハ面内に均一に配置されている様子を示している。図５（ｂ）に示すように、本実施形態では、ウェハ１００の主面上の５１箇所にチップ１０１が配置されている。
図５（ｃ）は、図５（ａ）に示す本実施形態の抵抗不良モニター装置の１ブロックの内部の様子を示している。本実施形態の特徴は、図５（ｃ）に示すように、チップ１０１上の各ブロック１２０に、ソフトオープン不良となる抵抗変動成分が検出可能な大きさ（長さ又は幅）を持ち且つ評価対象の抵抗素子と実質的に同一の構造を持つ抵抗不良評価パターン１０２（詳しくは第１の実施形態参照）と、抵抗不良評価パターン１０２の抵抗値を決定する寸法、膜厚及び抵抗率等のうちの少なくとも１つを校正するために用いられる校正用パターン１２１（具体的には、実質的に抵抗体となるライン部分の幅が異なる２種類の校正用パターンからなる校正用パターン群）とが設けられていることである。すなわち、校正用パターン１２１によって抵抗不良評価パターン１０２の抵抗値のばらつきを補正することができる。ここで、各ブロック１２０内において、校正用パターン１２１は抵抗不良評価パターン１０２の近傍、具体的には、抵抗不良評価パターン１０２から５００μｍ以下の範囲内に配置されることが好ましい。
以上のように、本実施形態の抵抗不良モニター装置においては、抵抗不良評価パターン１０２と校正用パターン１２１とから１つのブロック１２０が構成され、該ブロック１２０が１チップ領域（又は１ショット領域）内に均一に配置され、該チップ領域（チップ１０１）がウェハ１００の主面内に均一に配置されている。
第２の実施形態に係る抵抗不良モニター装置によると、第１の実施形態と同様の効果に加えて、以下のような効果が得られる。すなわち、校正用パターン１２１を用いて評価対象となる抵抗不良評価パターン１０２の抵抗値の測定結果をウェハ面内又はチップ領域（又はショット領域）内で補正することができる。具体的には、ウェハ面内又はチップ領域（又はショット領域）内における抵抗不良評価パターン１０２の寸法、膜厚又は抵抗率のばらつきを、ウェハ面内又はチップ領域（又はショット領域）内のそれぞれのポイントで補正できるため、抵抗不良評価パターン１０２の抵抗評価をより高精度で行なうことができる。従って、ソフトオープン不良をより精度良く検出することができる。
尚、第２の実施形態においては、図５（ｃ）に示すように、抵抗不良評価パターン１０２及び校正用パターン１２１にそれぞれ独立したプロービング用パッド（端子）を設けた。これにより、抵抗不良評価パターン１０２及び校正用パターン１２１のそれぞれの抵抗値の測定精度が向上するという効果が得られる。しかし、これに代えて、図６（ａ）又は図６（ｂ）に示すように、抵抗不良評価パターン１０２及び校正用パターン１２１に、共用のプロービング用パッドを設けてもよいことは言うまでもない。
（第３の実施形態）
以下、本発明の第３の実施形態に係る抵抗不良評価装置（抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。
本実施形態に係る抵抗不良モニター装置の第１の特徴は、第１の実施形態と同様に、１チップ領域（又は１ショット領域）内に、ソフトオープン不良となる抵抗変動成分が検出可能な大きさ（長さ又は幅）を持ち且つ評価対象の抵抗素子と実質的に同一の構造を持つ抵抗不良評価パターンが、半導体集積回路装置の歩留まり評価が可能な数だけ配置されていることである。
また、本実施形態に係る抵抗不良モニター装置の第２の特徴は、第２の実施形態と同様に、チップ領域（又はショット領域）が複数のブロックに区画されており、各ブロック内に抵抗不良評価パターンと共に校正用パターン（校正用パターン群）が配置されていることである。これにより、測定された抵抗不良評価パターンの抵抗値を精度良く校正することができる。
以上のように、本実施形態に係る抵抗不良モニター装置は、第１の実施形態と第２の実施形態とを組み合わせた抵抗不良モニター装置である。
従って、抵抗不良評価パターンの長さをＡとし、半導体集積回路装置に搭載された評価対象の抵抗素子の合計長さ（総距離）をＢとすると、本実施形態に係る抵抗不良モニター装置における１つのチップ領域（又はショット領域）内に挿入する必要がある抵抗不良評価パターンの数は、Ｂ／Ａの１／１００倍以上で且つ１０倍以下の範囲の個数である。
また、抵抗変動不良が発生していない（正常な）長さＡの抵抗不良評価パターンの抵抗値をＲＡとし、抵抗変動不良が少なくとも１箇所で生じている長さＡの抵抗不良評価パターンの抵抗値をＲＢとした場合、抵抗不良評価パターンの長さＡは、例えば
（ＲＢ−ＲＡ）／ＲＡ×１００≧２％
を満たすように、言い換えると、抵抗変動不良となる抵抗変動成分の大きさ（割合）が２％以上になるように設定される。
ここで、チップ領域（又はショット領域）に必要数量の抵抗不良評価パターンを挿入する際に、図７（ａ）に示すように、抵抗不良評価パターン１０２と校正用パターン（校正用パターン群）１２１とが配置されたブロック１２０を１単位として、前述の必要数量に対応した数のブロック１２０を１チップ領域（又は１ショット領域）内に均一に配置してもよい。このとき、「１チップ領域（又は１ショット領域）における抵抗不良評価パターンの必要数量」＝「１チップ領域（又は１ショット領域）内に配置されるブロックの数」である。
或いは、チップ領域（又はショット領域）に必要数量の抵抗不良評価パターンを挿入する際に、図７（ｂ）に示すように、各ブロック１２０内に配置する抵抗不良評価パターン１０２の個数を増やしてもよい。この場合、「１チップ領域（又は１ショット領域）における抵抗不良評価パターンの必要数量」＝「１チップ領域（又は１ショット領域）内に配置されるブロックの数」×「１ブロック内に配置される抵抗不良評価パターンの数」である。
第３の実施形態に係る抵抗不良モニター装置によると、第１の実施形態と同様の効果に加えて、第２の実施形態と同様の効果も得られる。すなわち、評価対象となる抵抗不良評価パターン１０２の抵抗値の測定結果を、校正用パターン１２１を用いてウェハ面内又はチップ領域（又はショット領域）内で補正することができる。このため、抵抗不良評価パターンの抵抗評価を高精度で行なうことができるので、ソフトオープン不良をより精度良く検出することができる。
また、第３の実施形態に係る抵抗不良モニター装置によると、半導体集積回路装置内の抵抗素子の合計長さ（総距離）に相当する数の抵抗不良評価パターン１０２が１チップ領域（又は１ショット領域）内に配置されているため、製品（半導体集積回路装置）歩留まりに対するソフトオープン不良の影響を評価することができる。
尚、第２又は第３の実施形態において、評価対象の抵抗素子の種類は特に限定されるものではなく、例えば、ＭＯＳトランジスタ本体、バイポーラトランジスタ本体、ｐｎ接合ダイオード、ＭＯＳトランジスタのゲート電極配線若しくはソース／ドレイン不純物層、金属配線、不純物層と配線層とを接続するコンタクト、又は配線層同士を接続するビア等であってもよい。
（第４の実施形態）
以下、本発明の第４の実施形態に係る抵抗不良評価装置（抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。尚、第４の実施形態に係る抵抗不良モニター装置は、半導体集積回路装置のゲート電極配線に用いられている、ポリシリコン電極とその上に形成されたシリサイド層との積層構造における該シリサイド層の断線に起因するソフトオープン不良の評価を実施する抵抗不良モニター装置である。
図８（ａ）は、本実施形態の抵抗不良モニター装置の１チップ領域（又は１ショット領域）の平面図を示す。図８（ａ）に示すように、チップ領域１０１（以下、単にチップ１０１と称する）は複数のブロック１２０に区画されている。
図８（ｂ）は、図８（ａ）に示す本実施形態の抵抗不良モニター装置（１チップ領域）がウェハ面内に均一に配置されている様子を示している。図８（ｂ）に示すように、本実施形態では、ウェハ１００の主面上の５１箇所にチップ１０１が配置されている。
図８（ｃ）は、図８（ａ）に示す本実施形態の抵抗不良モニター装置の１ブロックの内部の様子を示している。本実施形態の特徴は、図８（ｃ）に示すように、チップ１０１上の各ブロック１２０に、ソフトオープン不良となる抵抗変動成分が検出可能な大きさ（長さ又は幅）を持ち且つ評価対象の抵抗素子と実質的に同一の構造を持つ抵抗不良評価パターン１０２（詳しくは第１の実施形態参照）と、抵抗不良評価パターン１０２の抵抗値を決定する寸法、膜厚及び抵抗率等のうちの少なくとも１つを校正するために用いられる第１の校正用パターン１２１Ａ及び第２の校正用パターン１２１Ｂとが設けられていることである。すなわち、各校正用パターン１２１Ａ及び１２１Ｂによって抵抗不良評価パターン１０２の抵抗値のばらつきを補正することができる。ここで、各ブロック１２０内において、各校正用パターン１２１Ａ及び１２１Ｂは抵抗不良評価パターン１０２の近傍、具体的には、抵抗不良評価パターン１０２から５００μｍ以下の範囲内に配置されることが好ましい。
尚、抵抗不良評価パターン１０２の長さをＡとし、半導体集積回路装置に搭載された評価対象の抵抗素子の合計長さ（総距離）をＢとすると、本実施形態に係る抵抗不良モニター装置における１つのチップ領域（又はショット領域）内に挿入する必要がある抵抗不良評価パターン１０２の数は、Ｂ／Ａの１／１００倍以上で且つ１０倍以下の範囲の個数（より好ましくはＢ／Ａの１／１０倍以上で且つ１０倍以下の範囲の個数）である。
また、抵抗変動不良が発生していない（正常な）長さＡの抵抗不良評価パターンの抵抗値をＲＡとし、抵抗変動不良が少なくとも１箇所で生じている長さＡの抵抗不良評価パターンの抵抗値をＲＢとした場合、抵抗不良評価パターンの長さＡは、例えば
（ＲＢ−ＲＡ）／ＲＡ×１００≧２％
を満たすように、つまり、抵抗変動不良となる抵抗変動成分の大きさ（ＲＢ−ＲＡ）が正常な抵抗不良評価パターンの抵抗値ＲＡに対して２％以上になるように設定される。
以下、抵抗不良評価パターン１０２、第１の校正用パターン１２１Ａ及び第２の校正用パターン１２１Ｂのそれぞれの詳細について図面を参照しながら説明する。図８（ｄ）及び（ｅ）は、抵抗不良評価パターン１０２の平面図及び断面図であり、図８（ｆ）及び（ｇ）は、第１の校正用パターン１２１Ａの平面図及び断面図であり、図８（ｈ）及び（ｉ）は、第２の校正用パターン１２１Ｂの平面図及び断面図である。
図８（ｄ）に示すように、抵抗不良評価パターン１０２は、不良評価対象となる抵抗素子と対応するパターンであって、そのゲート幅は抵抗素子と同じ０．１μｍであり、その長さ（実質的に抵抗体となるライン部分の長さ）Ａは２８０μｍに設定されている。ここで、抵抗測定を２端子測定により実施するために、抵抗不良評価パターン１０２の両端には、プロービング用パッドとして８０μｍ×８０μｍサイズのパッドが設けられている。また、図８（ｄ）においては図示を省略しているが、抵抗不良評価パターン１０２は、図８（ｅ）に示すように、ウェハよりなるシリコン基板１３１上の絶縁膜１３２の上に形成されていると共にポリシリコン電極１３３とその上に形成されたシリサイド層１３４との積層構造を有している。また、ポリシリコン電極１３３の側面にはサイドウォール絶縁膜１３５が形成されている。また、シリサイド層１３４は、ポリシリコン電極１３３を構成するシリコン層の上部をサリサイドプロセスによりシリサイド化することによって形成されたものである。尚、抵抗不良評価パターン１０２は、ポリシリコン電極１３３上のシリサイド層１３４の断線及びそれに起因する抵抗上昇不良（ソフトオープン不良）を検出するために使用される。
次に、図８（ｆ）に示すように、第１の校正用パターン１２１Ａは、抵抗不良評価パターン１０２の抵抗値を校正するためのパターンであって、そのゲート幅及び長さは抵抗不良評価パターン１０２と同じ（本実施形態ではそれぞれ０．１μｍ及び２８０μｍ）に設定されている。ここで、抵抗不良評価パターン１０２と同様に、抵抗測定を２端子測定により実施するために、第１の校正用パターン１２１Ａの両端には、プロービング用パッドとして８０μｍ×８０μｍサイズのパッドが設けられている。また、図８（ｆ）においては図示を省略しているが、抵抗不良評価パターン１０２と同様に、第１の校正用パターン１２１Ａも、図８（ｇ）に示すように、ウェハよりなるシリコン基板１３１上の絶縁膜１３２の上に形成されている。但し、抵抗不良評価パターン１０２と異なり、第１の校正用パターン１２１Ａはポリシリコン電極１３３の単層構造よりなる。言い換えると、ポリシリコン電極１３３の上部はシリサイド化されていない。具体的には、第１の校正用パターン１２１Ａにおいては、図８（ｇ）に示すように、ポリシリコン電極１３３上にシリサイド化防止絶縁膜１３６を設けることによってシリサイド化を防止している。但し、プロービング用パッドの表面はシリサイド化されている。
次に、図８（ｈ）に示すように、第２の校正用パターン１２１Ｂは、抵抗不良評価パターン１０２の抵抗値を校正するためのパターンであって、その長さは抵抗不良評価パターン１０２と同じ（本実施形態では２８０μｍ）に設定されている。但し、第２の校正用パターン１２１Ｂは、第１の校正用パターン１２１Ａのゲート幅が０．１μｍであるのに対して、１．０μｍという太いゲート幅を有する。ここで、抵抗不良評価パターン１０２と同様に、抵抗測定を２端子測定により実施するために、第２の校正用パターン１２１Ｂの両端には、プロービング用パッドとして８０μｍ×８０μｍサイズのパッドが設けられている。また、図８（ｈ）においては図示を省略しているが、抵抗不良評価パターン１０２と同様に、第２の校正用パターン１２１Ｂも、図８（ｉ）に示すように、ウェハよりなるシリコン基板１３１上の絶縁膜１３２の上に形成されている。但し、抵抗不良評価パターン１０２と異なり、第２の校正用パターン１２１Ｂはポリシリコン電極１３３の単層構造よりなる。言い換えると、第１の校正用パターン１２１Ａと同様に、ポリシリコン電極１３３の上部はシリサイド化されていない。具体的には、第２の校正用パターン１２１Ｂにおいては、図８（ｉ）に示すように、ポリシリコン電極１３３上にシリサイド化防止絶縁膜１３６を設けることによってシリサイド化を防止している。但し、プロービング用パッドの表面はシリサイド化されている。尚、第２の校正用パターン１２１Ｂは１．０μｍという太いゲート幅を持つため、リソグラフィ工程におけるウェハ面内及び各チップ領域（又は各ショット領域）内の寸法ばらつきの影響をほとんど受けない。
以上のように構成された第４の実施形態に係る抵抗不良モニター装置によると、第１の校正用パターン１２１Ａの測定抵抗値と第２の校正用パターン１２１Ｂの測定抵抗値とを比較評価することにより、ウェハ面内及び各チップ領域（又はショット領域）内における抵抗不良評価パターン１０２の寸法ばらつきを評価することが可能となる。言い換えれば、第１の校正用パターン１２１Ａ及び第２の校正用パターン１２１Ｂを用いることにより、各校正用パターンについて測定した抵抗値に基づいて、ウェハ面内及び各チップ領域（又はショット領域）内の色々なポイントにおける抵抗不良評価パターン１０２の電気的換算寸法（ＥＣＤ：詳細は第７の実施形態参照）を抽出することができる。これにより、各ポイントでの抵抗不良評価パターン１０２の測定抵抗値を各ポイントでのＥＣＤを用いて補正することが可能となるので、抵抗不良評価パターン１０２の抵抗上昇不良（ソフトオープン不良）を高精度に検出することが可能となる。
尚、第４の実施形態において、評価対象の抵抗素子並びに抵抗不良評価パターン１０２、第１の校正用パターン１２１Ａ及び第２の校正用パターン１２１Ｂのそれぞれを構成するポリシリコン電極に代えて、他のシリコン含有層からなる電極を用いてもよい。
また、第４の実施形態において、抵抗不良評価パターン１０２の抵抗上昇不良の検出精度を向上させるためには、第２の校正用パターン１２１Ｂは、評価対象の抵抗素子の少なくとも５倍以上のゲート幅を有していることが好ましい。
また、第４の実施形態において、評価対象の抵抗素子として、ＭＯＳトランジスタにおけるシリサイド化されたゲート電極配線を対象としたが、これに代えて、ＭＯＳトランジスタにおけるシリサイド化されたソース／ドレイン不純物層を対象としてもよい。
（第５の実施形態）
以下、本発明の第５の実施形態に係る抵抗不良モニター装置について図面を参照しながら説明する。
第５の実施形態に係る抵抗不良モニター装置が第４の実施形態と異なっている点は以下の通りである。
図９は、本実施形態の抵抗不良モニター装置の１ブロックの内部の様子を示している。図９に示すように、本実施形態と第４の実施形態との間の第１の相違点は、チップ１０１上の各ブロック１２０に、不良評価対象となる抵抗素子と同じゲート幅（本実施形態では０．１μｍ）を持つ抵抗不良評価パターン１０２に加えて、該ゲート幅と異なる少なくとも２種類のゲート幅（本実施形態では０．０９μｍ及び０．１１μｍ）を持つ他の抵抗不良評価パターン１０２が設けられていることである。他の抵抗不良評価パターン１０２の長さ及びその構造は抵抗不良評価パターン１０２と同じである。また、本実施形態と第４の実施形態との間の第２の相違点は、チップ１０１上の各ブロック１２０に、不良評価対象となる抵抗素子と同じゲート幅（本実施形態では０．１μｍ）を持つ第１の校正用パターン１２１Ａに加えて、該ゲート幅と異なる少なくとも２種類のゲート幅（本実施形態では０．０９μｍ及び０．１１μｍ）、つまり他の抵抗不良評価パターン１０２と同じゲート幅を持つ他の第１の校正用パターン１２１Ａが設けられていることである。他の第１の校正用パターン１２１Ａの長さ及びその構造は第１の校正用パターン１２１Ａと同じである。
第５の実施形態によると、第４の実施形態の効果に加えて次のような効果が得られる。すなわち、複数種類の幅を持つ抵抗不良評価パターン１０２及び第１の校正用パターン１２１Ａを用いることにより、評価対象の抵抗素子における抵抗上昇不良（ソフトオープン不良）の寸法依存性をさらに精度良く評価することが可能となる。言い換えると、抵抗不良評価パターン１０２の測定抵抗値における寸法ばらつきを補正できると共に抵抗不良評価パターン１０２の測定抵抗値における寸法依存性を評価できるので、ソフトオープン不良の評価を精度良く実施することができる。
（第６の実施形態）
以下、本発明の第６の実施形態に係る抵抗不良モニター装置について図面を参照しながら説明する。
第６の実施形態に係る抵抗不良モニター装置が第４の実施形態と異なっている点は以下の通りである。
図１０は、本実施形態の抵抗不良モニター装置の１ブロックの内部の様子を示している。図１０に示すように、本実施形態と第４の実施形態との間の相違点は、チップ１０１上の各ブロック１２０に、第４の実施形態と同様の抵抗不良評価パターン１０２、第１の校正用パターン１２１Ａ及び第２の校正用パターン１２１Ｂに加えて、第３の校正用パターン１２１Ｃが設けられていることである。具体的には、第３の校正用パターン１２１Ｃは、抵抗不良評価パターン１０２の抵抗値を校正するためのパターンであって、その長さは抵抗不良評価パターン１０２と同じ（本実施形態では２８０μｍ）に設定されている。但し、第３の校正用パターン１２１Ｃは、第１の校正用パターン１２１Ａのゲート幅が０．１μｍであるのに対して、１．０μｍという太いゲート幅を有する。ここで、抵抗不良評価パターン１０２と同様に、抵抗測定を２端子測定により実施するために、第３の校正用パターン１２１Ｃの両端には、プロービング用パッドとして８０μｍ×８０μｍサイズのパッドが設けられている。また、図示を省略しているが、抵抗不良評価パターン１０２と同様に、第３の校正用パターン１２１Ｃも、ウェハよりなるシリコン基板上の絶縁膜の上に形成されている。但し、第１及び第２の校正用パターン１２１Ａ及び１２１Ｂと異なり、第３の校正用パターン１２１Ｃは、抵抗不良評価パターン１０２と同様に、ポリシリコン電極とその上に形成されたシリサイド層との積層構造を持つ。言い換えると、第３の校正用パターン１２１Ｃにおいては、プロービング用パッドの表面を含むポリシリコン電極の上部がシリサイド化されている。
第６の実施形態によると、以上のような第３の校正用パターン１２１Ｃ、つまりシリサイド化された１．０μｍ幅の太いゲート電極配線の抵抗を測定評価することにより、寸法ばらつきに影響されることなくシリサイド層の抵抗値を評価することが可能となる。すなわち、ポリシリコン層上のシリサイド層は一般的にはサリサイドプロセスを用いて作製されるため、サリサイド工程でスパッタリングされたシリサイド層形成用高融点金属膜の膜厚によってシリサイド層の抵抗が変化する。従って、第３の校正用パターン１２１Ｃを用いることにより、ウェハ面内及びチップ領域（又はショット領域）内における抵抗不良評価パターン１０２のシリサイド層のシート抵抗ばらつき（高融点金属膜のスパッタリング膜厚のばらつき）を評価することが可能となる。言い換えれば、ウェハ面内及びチップ領域（又はショット領域）内における抵抗不良評価パターン１０２のシリサイド層の抵抗ばらつき成分を補正することが可能となる。
尚、第６の実施形態において、第５の実施形態と同様に、チップ１０１上の各ブロック１２０に、不良評価対象となる抵抗素子と同じゲート幅を持つ抵抗不良評価パターン１０２に加えて、該ゲート幅と異なる少なくとも２種類のゲート幅を持つ他の抵抗不良評価パターン１０２が設けられていてもよい。また、チップ１０１上の各ブロック１２０に、不良評価対象となる抵抗素子と同じゲート幅を持つ第１の校正用パターン１２１Ａに加えて、該ゲート幅と異なる少なくとも２種類のゲート幅つまり他の抵抗不良評価パターン１０２と同じゲート幅を持つ他の第１の校正用パターン１２１Ａが設けられていてもよい。
（第７の実施形態）
以下、本発明の第７の実施形態に係る抵抗不良評価方法（抵抗不良モニター方法）、具体的には、第４の実施形態に係る抵抗不良モニター装置を用いた、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価する方法について、図面を参照しながら説明する。尚、本実施形態に係る抵抗不良モニター方法は、半導体集積回路装置のゲート電極配線に用いられている、ポリシリコン電極とその上に形成されたシリサイド層との積層構造における該シリサイド層の断線に起因するソフトオープン不良の評価を実施する抵抗不良モニター方法である。
まず、第１の工程において、図８（ａ）〜（ｉ）に示す、第４の実施形態に係る抵抗不良モニター装置を用いて、各ブロック１２０内の抵抗不良評価パターン１０２、第１校正用パターン１２１Ａ及び第２校正用パターン１２１Ｂのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内（又は各ショット領域内）における複数の箇所で測定する。ここで、第４の実施形態と同様に、抵抗不良評価パターン１０２はシリサイド層を有すると共にその幅及び長さは０．１μｍ及び２８０μｍであり、第１校正用パターン１２１Ａはシリサイド層を含まないと共にその幅及び長さは０．１μｍ及び２８０μｍであり、第２校正用パターン１２１Ｂはシリサイド層を含まないと共にその幅及び長さは１．０μｍ及び２８０μｍである。
次に、第２の工程において、第２校正用パターン１２１Ｂの幅の設計値をＤＲ（本実施形態では１．０μｍ）とし、第１の工程で測定された同一ブロック１２０内の第１校正用パターン１２１Ａ及び第２校正用パターン１２１Ｂのそれぞれの抵抗値をＲ１及びＲ２として、当該ブロック１２０における抵抗不良評価パターン１０２の電気的換算寸法ＥＣＤを、
ＥＣＤ＝ＤＲ×Ｒ２／Ｒ１ ・・・ （式１）
に従って算出する。
図１１（ａ）は、第２の工程で算出された電気的換算寸法ＥＣＤのウェハ面内分布を示し、図１１（ｂ）及び（ｃ）は、当該ＥＣＤのウェハセンターチップ（図１１（ａ）のＲ１）内分布及びウェハノッチ側チップ（図１１（ａ）のＲ２）内分布を示している。図１１（ａ）〜（ｃ）に示すように、ウェハ面内又はチップ領域（若しくはショット領域）内において電気的換算寸法（ＥＣＤ）は０．０８２μｍから０．０９７μｍまでばらついている。また、図１１（ｂ）及び（ｃ）に示すように、チップ領域内に限っても、３σ＝６％程度のばらつき又は（Ｍａｘ−Ｍｉｎ）／２Ａｖｅ＝４．５％程度のばらつきが存在していることがわかる。
次に、第３の工程において、第２の工程で算出された電気的換算寸法ＥＣＤ及び第１の工程で測定された抵抗不良評価パターン１０２の抵抗値ＲをそれぞれＸ軸及びＹ軸にプロットする。
図１２（ａ）は、第３の工程でのプロットにより得られたグラフである。図１２（ａ）に示すように、抵抗不良評価パターン１０２の抵抗値Ｒはパターン寸法に強く依存している。すなわち、本実施形態のような、第１校正用パターン１２１Ａと第２校正用パターン１２１Ｂとを用いた寸法抽出（寸法補正）を実施しなかった場合には、抵抗不良評価パターン１０２の抵抗値Ｒのばらつきの中に抵抗変動不良（ソフトオープン不良）に伴う抵抗上昇成分が埋もれてしまってソフトオープン不良の正確な評価を行なうことができない。
それに対して、本実施形態では、第３の工程において、図１２（ａ）に示すように、寸法ばらつきの影響を考慮して、電気的換算寸法（ＥＣＤ）に対する抵抗不良評価パターン１０２の抵抗値（Ｒ）をプロットする。続いて、第４の工程において、第３の工程で得られたグラフに基づいて、抵抗不良評価パターン１０２の抵抗値Ｒが離散的に上昇したポイントを抽出することにより、抵抗不良評価パターン１０２におけるソフトオープン不良を検出することが可能となる。具体的には、本実施形態では、抵抗変動不良（ソフトオープン不良）に伴う抵抗変動成分の値は約２ｋΩであった。
以上に説明したように、第７の実施形態によると、電気的換算寸法（ＥＣＤ）に対する抵抗不良評価パターンの抵抗値（Ｒ）のプロットの結果に基づいて、抵抗不良評価パターン１０２の抵抗値Ｒが離散的に上昇したポイントを抽出するため、抵抗不良評価パターン１０２の不良、具体的にはシリサイド層の断線不良（ソフトオープン不良）を正確に検出することが可能となる。尚、第１の工程で測定された抵抗不良評価パターン１０２の抵抗値Ｒについても、図１１（ａ）〜（ｃ）に示すようなウェハマップ化又はチップマップ化（若しくはショットマップ化）を行なうことが可能であり、該マップに基づいて、ウェハ面内又はチップ領域内（若しくはショット領域内）のどこでソフトオープン不良が発生しているかを評価することも可能である。すなわち、ソフトオープン不良の数を検出することにより、集積回路装置の歩留まり評価を行なうことが可能になる。言い換えると、製造される集積回路装置の歩留まりに対するソフトオープン不良の影響を評価することができる。
尚、第７の実施形態において、第３の工程で電気的換算寸法（ＥＣＤ）に対する抵抗不良評価パターンの抵抗値（Ｒ）のプロットを実施する代わりに、以下のような処理を実施してもよい。すなわち、抵抗不良評価パターン１０２の長さをＡとして、第１の工程で各ブロック１２０毎に測定された抵抗不良評価パターン１０２の抵抗値（Ｒ）及び第２の工程で各ブロック１２０毎に算出された電気的換算寸法（ＥＣＤ）を用いて、各ブロック１２０における抵抗不良評価パターン１０２のシート抵抗値Ｒｓを、
Ｒｓ＝Ｒ×ＥＣＤ／Ａ ・・・ （式２）
に従って算出する。続いて、電気的換算寸法ＥＣＤ及び算出された抵抗不良評価パターン１０２のシート抵抗値ＲｓをそれぞれＸ軸及びＹ軸にプロットする。図１２（ｂ）は、当該プロットにより得られたグラフである。図１２（ｂ）に示すように、抵抗不良評価パターン１０２の抵抗値（Ｒ）をシート抵抗値（Ｒｓ）に換算し直すことによって、ソフトオープン不良の分離をより容易に行なうことができる。具体的には、電気的換算寸法（ＥＣＤ）に対する抵抗不良評価パターン１０２のシート抵抗値（Ｒｓ）をプロットした後、該プロットにより得られたグラフに基づいて、抵抗不良評価パターン１０２のシート抵抗値（Ｒｓ）が離散的に上昇したポイントを抽出することにより、抵抗不良評価パターン１０２におけるソフトオープン不良を検出することが可能となる。このように、電気的換算寸法（ＥＣＤ）に対する抵抗不良評価パターンのシート抵抗値（Ｒｓ）のプロットの結果に基づいて、抵抗不良評価パターンのシート抵抗値（Ｒｓ）が離散的に上昇したポイントを抽出することによっても、抵抗不良評価パターン１０２の不良、具体的にはシリサイド層の断線不良（ソフトオープン不良）を正確に検出することが可能となる。尚、抵抗不良評価パターン１０２のシート抵抗値（Ｒｓ）についても、図１１（ａ）〜（ｃ）に示すようなウェハマップ化又はチップマップ化（若しくはショットマップ化）を行なうことが可能であり、該マップに基づいて、ウェハ面内又はチップ領域内（若しくはショット領域内）のどこでソフトオープン不良が発生しているかを評価することも可能である。
また、第７の実施形態において、第１の工程で、第４の実施形態に係る抵抗不良モニター装置に代えて、第５の実施形態に係る抵抗不良モニター装置を用いてもよい。具体的には、各ブロック１２０に、不良評価対象となる抵抗素子と同じゲート幅（本実施形態では０．１μｍ）を持つ抵抗不良評価パターン１０２に加えて、該ゲート幅と異なる少なくとも２種類のゲート幅を持つ他の抵抗不良評価パターンが設けられていてもよい。他の抵抗不良評価パターンの長さ及びその構造は抵抗不良評価パターン１０２と同じである。また、各ブロック１２０に、不良評価対象となる抵抗素子と同じゲート幅を持つ第１の校正用パターン１２１Ａに加えて、該ゲート幅と異なる少なくとも２種類のゲート幅、つまり他の抵抗不良評価パターンと同じゲート幅を持つ他の第１の校正用パターンが設けられていてもよい。他の第１の校正用パターンの長さ及びその構造は第１の校正用パターン１２１Ａと同じである。本実施形態において、前述のような第５の実施形態に係る抵抗不良モニター装置を用いる場合、第１の工程で、各ブロック１２０内の抵抗不良評価パターン１０２、第１校正用パターン１２１Ａ及び第２校正用パターン１２１Ｂのそれぞれの抵抗値に加えて、各ブロック１２０内の他の抵抗不良評価パターン及び他の第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内（又は各ショット領域内）における複数の箇所で測定する。このようにすると、複数種類の幅を持つ抵抗不良評価パターン及び第１の校正用パターンを用いて、評価対象の抵抗素子における抵抗上昇不良（ソフトオープン不良）の寸法依存性をさらに精度良く評価することが可能となる。言い換えると、抵抗不良評価パターンの測定抵抗値における寸法ばらつきを補正できると共に抵抗不良評価パターンの測定抵抗値における寸法依存性を評価できるので、ソフトオープン不良の評価を精度良く実施することができる。
（第８の実施形態）
以下、本発明の第８の実施形態に係る抵抗不良評価方法（抵抗不良モニター方法）、具体的には、第６の実施形態に係る抵抗不良モニター装置を用いた、半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価する方法について、図面を参照しながら説明する。尚、本実施形態に係る抵抗不良モニター方法は、半導体集積回路装置のゲート電極配線に用いられている、ポリシリコン電極とその上に形成されたシリサイド層との積層構造における該シリサイド層の断線に起因するソフトオープン不良の評価を実施する抵抗不良モニター方法である。
まず、第１の工程において、図１０に示す、第６の実施形態に係る抵抗不良モニター装置を用いて、各ブロック１２０内の抵抗不良評価パターン１０２、第１校正用パターン１２１Ａ及び第３校正用パターン１２１Ｃのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内（又は各ショット領域内）における複数の箇所で測定する。ここで、第６の実施形態と同様に、抵抗不良評価パターン１０２はシリサイド層を有すると共にその幅及び長さは０．１μｍ及び２８０μｍであり、第１校正用パターン１２１Ａはシリサイド層を含まないと共にその幅及び長さは０．１μｍ及び２８０μｍであり、第３校正用パターン１２１Ｃはシリサイド層を有すると共にその幅及び長さは１．０μｍ及び２８０μｍである。
次に、第２の工程において、第１の工程で測定された各ブロック１２０における抵抗不良評価パターン１０２、第１校正用パターン１２１Ａ及び第３校正用パターン１２１Ｃのそれぞれの抵抗値をＲＲ、ｒ１及びｒ３とし、第１の工程で測定されたウェハ面内における全ての第１校正用パターン１２１Ａの抵抗値及び全ての第３校正用パターン１２１Ｃの抵抗値のそれぞれの平均値をｒ１(Ave) 及びｒ３(Ave) として、抵抗不良評価パターン１０２の抵抗値ＲＲの補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)をそれぞれ、
ＲＲ'(1)＝ＲＲ×ｒ１(Ave) ／ｒ１ ・・・ （式３）
ＲＲ'(2)＝ＲＲ×ｒ３(Ave) ／ｒ３ ・・・ （式４）
ＲＲ'(3)＝ＲＲ×ｒ１(Ave) ×ｒ３(Ave) ／（ｒ１×ｒ３） ・・・ （式５）
に従って算出する。
尚、補正値ＲＲ'(1)は抵抗不良評価パターン１０２の抵抗値ＲＲを寸法補正した値であり、補正値ＲＲ'(2)は抵抗不良評価パターン１０２の抵抗値ＲＲをシート抵抗補正（シリサイド層のシート抵抗ばらつき成分の補正）した値、補正値ＲＲ'(3)は抵抗不良評価パターン１０２の抵抗値ＲＲを寸法補正し且つシート抵抗補正した値である。
図１３（ａ）〜（ｅ）は、抵抗不良評価パターン１０２の抵抗値ＲＲに対する補正の概念及び補正前後の抵抗値の違いを説明するための図である。具体的には、図１３（ａ）〜（ｄ）は、抵抗不良評価パターン１０２の抵抗値ＲＲ（実データ）、補正値ＲＲ'(1)（寸法補正値）、補正値ＲＲ'(2)（シート抵抗補正値）及び補正値ＲＲ'(3)（寸法補正及びシート抵抗補正をした値）のそれぞれの累積度数分布のばらつき（抵抗値ばらつき）を模式的に示した図であり、図１３（ｅ）は、抵抗値ＲＲ、補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)のそれぞれの累積度数分布のばらつきを重ね合わせて示した図である。
本実施形態においては、ウェハ面内及びチップ領域内（又はショット領域内）の寸法ばらつきの方がシリサイド層のシート抵抗ばらつきと比べて大きかったため、補正前後の各抵抗値の累積度数分布のばらつきについて、補正前のばらつきをａ、寸法補正後のばらつきをｂ、シート抵抗補正後のばらつきをｃ、両方補正（寸法補正＋シート抵抗補正）後のばらつきをｄとすると、図１３（ａ）〜（ｄ）に示すように、各ばらつきの大小関係はａ＞ｃ＞ｂ＞ｄのようになった。すなわち、各補正を行なうことによって、図１３（ｅ）に示すように、累積度数分布がシャープな形状になること、つまり補正による効果が得られることを確認できた。
次に、第３の工程において、第２の工程で算出された補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)のそれぞれのウェハ面内における分布図を作成する。このとき、ウェハ面内の分布図に代えて、各チップ領域内又は各ショット領域内における分布図を作成してもよい。続いて、第４の工程において、第３の工程で作成された各分布図に基づいて、補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)が離散的に上昇したポイントを抽出することにより、抵抗不良評価パターン１０２の抵抗変動不良の検出を行なう。
図１４（ａ）は、第１の工程で測定された抵抗不良評価パターン１０２の抵抗値ＲＲ（補正前）のウェハ面内分布を示し、図１４（ｂ）は、第２の工程で算出された抵抗不良評価パターン１０２の抵抗値ＲＲの補正値ＲＲ'(1)（寸法補正値）のウェハ面内分布を示している。図１４（ａ）と図１４（ｂ）とを比較すると、図１４（ａ）（寸法補正前）に見られるチップ領域（又はショット領域）内の抵抗ばらつきが、図１４（ｂ）（寸法補正後）には見られなくなっている。これにより、（式３）に示す寸法補正を行なうことによって、ウェハ面内及び各チップ領域内（又は各ショット領域内）における抵抗不良評価パターン１０２の抵抗変動不良の評価をより正確に行なえることがわかる。尚、図１４（ｂ）に示す補正値ＲＲ'(1)（寸法補正値）のウェハ面内分布からは、１２箇所で抵抗上昇不良（ソフトオープン不良）が生じていることを検出できる。
また、図１５（ａ）は、第２の工程で算出された抵抗不良評価パターン１０２の抵抗値ＲＲの補正値ＲＲ'(2)（シート抵抗補正値）のウェハ面内分布を示し、図１５（ｂ）は、第２の工程で算出された抵抗不良評価パターン１０２の抵抗値ＲＲの補正値ＲＲ'(3)（寸法補正及びシート抵抗補正をした値）のウェハ面内分布を示している。図１４（ａ）と図１５（ａ）及び（ｂ）とを比較すると、図１４（ａ）（寸法補正前）に見られるチップ領域（又はショット領域）内の抵抗ばらつきが、図１５（ａ）（シート抵抗補正後）及び図１５（ｂ）（寸法補正及びシート抵抗補正をした後）には見られなくなっている。これにより、（式４）に示すシート抵抗補正又は（式５）に示す寸法補正及びシート抵抗補正を行なうことによって、ウェハ面内及び各チップ領域内（又は各ショット領域内）における抵抗不良評価パターン１０２の抵抗変動不良の評価をより正確に行なえることがわかる。また、図１５（ａ）に示す補正値ＲＲ'(2)（シート抵抗補正値）のウェハ面内分布及び図１５（ｂ）に示す補正値ＲＲ'(3)（寸法補正及びシート抵抗補正をした値）のウェハ面内分布からは、図１４（ｂ）に示す補正値ＲＲ'(1)のウェハ面内分布と同様に、１２箇所で抵抗上昇不良（ソフトオープン不良）が生じていることを検出できる。
以上に説明したように、第８の実施形態によると、第１校正（寸法補正）用パターン１２１Ａ及び第３校正（シート抵抗補正）用パターン１２１Ｃを用いることによって、抵抗不良評価パターン１０２の測定抵抗値ＲＲを正確に補正することが可能になるので、抵抗不良評価パターン１０２の不良、具体的にはシリサイド層の断線不良（ソフトオープン不良）を正確に評価することが可能となる。
尚、第８の実施形態の第２の工程（特に（式３）及び（式５））において、平均値ｒ１(Ave) に代えて、第１の工程で測定されたチップ領域の１つ若しくはショット領域の１つにおける全ての第１校正用パターン１２１Ａの抵抗値の平均値ｒ１shot(Ave) 、又は第１の工程で測定されたブロックの１つ（当該ブロック内には複数の第１校正用パターン１２１Ａが配置されているものとする）における全ての第１校正用パターン１２１Ａの抵抗値の平均値ｒ１block(Ave)を用いてもよい。同様に、第８の実施形態の第２の工程（特に（式４）及び（式５））において、平均値ｒ３(Ave) に代えて、第１の工程で測定されたチップ領域の１つ若しくはショット領域の１つにおける全ての第３校正用パターン１２１Ｃの抵抗値の平均値ｒ３shot(Ave) 、又は第１の工程で測定されたブロックの１つ（当該ブロック内には複数の第３校正用パターン１２１Ｃが配置されているものとする）における全ての第３校正用パターン１２１Ｃの抵抗値の平均値ｒ３block(Ave)を用いてもよい。
また、第８の実施形態において、第１校正用パターン１２１Ａ及び第３校正用パターン１２１Ｃの両方を用いて抵抗不良評価パターン１０２の抵抗値ＲＲを補正したが、これに代えて、第１校正用パターン１２１Ａ及び第３校正用パターン１２１Ｃのいずれか一方だけを用いて抵抗不良評価パターン１０２の抵抗値ＲＲを補正してもよいことは言うまでもない。すなわち、抵抗不良評価パターン１０２及び第１校正用パターン１２１Ａ又は第３校正用パターン１２１Ｃのそれぞれの抵抗値の測定と、補正値ＲＲ'(1)又は補正値ＲＲ'(2)の算出と、該算出結果に基づく分布図の作成と、該分布図に基づく抵抗変動不良の検出とを行なってもよい。
また、第８の実施形態において、図１０に示す、第６の実施形態に係る抵抗不良モニター装置（１ブロック分）における第２校正用パターン１２１Ｂを用いて、抵抗不良評価パターン１０２の抵抗値ＲＲに対して、ポリシリコン電極のシート抵抗ばらつきの補正を行なってもよい。
（第９の実施形態）
以下、本発明の第９の実施形態に係る抵抗不良評価装置（抵抗不良モニター装置）の製造方法、具体的には、第２〜第６の実施形態に係る抵抗不良モニター装置における抵抗不良評価パターン１０２及び校正用パターン１２１（複数種類ある場合は少なくとも１種類の校正用パターン）を形成する方法について図面を参照しながら説明する。尚、本実施形態は、半導体集積回路装置に搭載されるＭＯＳトランジスタにおけるシリサイド化されたゲート電極配線に生じるソフトオープン不良を評価するための抵抗不良モニター装置の製造を対象とする。
図１６（ａ）〜（ｇ）は、第９の実施形態に係る抵抗不良モニター装置の製造方法の各工程を示す断面図である。
まず、図１６（ａ）に示すように、評価用ウェハよりなる半導体基板１５１上に第１の絶縁膜１５２を形成した後、図１６（ｂ）に示すように、第１の絶縁膜１５２上に例えばポリシリコン膜又はアモルファスシリコン膜等のシリコン膜１５３を堆積する。
続いて、図１６（ｃ）に示すように、リソグラフィ工程を用いて抵抗不良評価パターン形成領域及び校正用パターン形成領域を覆うレジストパターン（図示省略）を形成した後、該レジストパターンをマスクとして、シリコン膜１５３に対してエッチングを行なうことにより、シリコン膜１５３を抵抗不良評価パターン及び校正用パターンのそれぞれの形状にパターンニングする。
次に、図１６（ｄ）に示すように、パターニングされたシリコン膜１５３Ａの側面にサイドウォール絶縁膜１５４を形成した後、図１６（ｅ）に示すように、シリサイド化を防止するための第２の絶縁膜１５５を堆積し、その後、リソグラフィ工程を用いてシリサイド化防止領域を覆うレジストパターン（図示省略）を形成した後、該レジストパターンをマスクとして、第２の絶縁膜１５５に対してエッチングを行なう。これにより、第２の絶縁膜１５５をエッチング除去したシリサイド化領域と、第２の絶縁膜１５５を残存させたシリサイド化防止領域とを設定することができる。
次に、図１６（ｆ）に示すように、サリサイドプロセスを用いてシリサイド化領域のシリコン膜１５３Ａの上部にシリサイド層１５６を形成することによってゲート電極配線構造を完成させる。このとき、第２の絶縁膜１５５によって、シリサイド化防止領域のシリコン膜１５３Ａの上部にシリサイド層１５６が形成されることを防止する。
尚、図示は省略しているが、抵抗不良モニター装置の製造後に行なわれる抵抗不良評価パターン及び校正用パターンのそれぞれの抵抗測定において表面リーク電流の影響を防止するために、シリサイド層１５６の形成後に更に新たな絶縁膜を堆積すると共に該絶縁膜における測定パッド（プロービング用パッド）の上側部分のみを除去してもよい。また、プローバー針の接触によって測定パッド部にリーク電流が発生することを防止するために、測定パッド上に層間膜を形成すると共に該層間膜にコンタクトホールを形成した後に該コンタクトホールに新たな金属パッドを設けてもよい。
以上のように、第９の実施形態に係るプロセスにより、ゲート電極配線の抵抗不良（具体的にはシリサイド層の断線に起因するソフトオープン不良）の検出を目的とした抵抗不良モニター装置、例えば図１６（ｇ）に示すような、シリサイド層１５６を有し且つ幅及び長さが０．１μｍ及び２８０μｍである抵抗不良評価パターンと、シリサイド層１５６を含まず且つ幅及び長さが０．１μｍ及び２８０μｍである第１校正用パターンと、シリサイド層１５６を含まず且つ幅及び長さが１．０μｍ及び２８０μｍである第２校正用パターンとを有する抵抗不良モニター装置を製造することができる。
このように、第９の実施形態によると、半導体集積回路装置の製造（ＭＯＳトランジスタ形成、コンタクト形成又は多層配線形成等を含む）と比較して、第２〜第６の実施形態に係る抵抗不良モニター装置を非常に短いプロセスＴＡＴで製造することができる。すなわち、シリコン膜１５３をパターンニングする工程、及びシリサイド化を防止するための第２の絶縁膜１５５をパターンニングする工程の最小限２回のリソグラフィ工程のみによって抵抗不良モニター装置の製造が可能となる。これにより、非常に短いプロセスＴＡＴで本発明の各抵抗不良モニター装置を製造できるため、ゲート電極配線の抵抗変動不良（シリサイド層の断線に起因するソフトオープン不良）を早期に評価できるので、該評価結果をプロセス対策に早期にフィードバックすることが可能となる。
尚、本実施形態において、評価用ウェハである半導体基板１５１を用いたが、評価用ウェハが半導体基板に限られないことは言うまでもない。
また、本実施形態において、ゲート電極配線の構成材料としてポリシリコン膜又はアモルファスシリコン膜を用いたが、他のシリコン含有膜を用いてもよいことは言うまでもない。
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る抵抗不良評価装置（抵抗不良モニター装置）の製造方法、具体的には、第２〜第６の実施形態に係る抵抗不良モニター装置における抵抗不良評価パターン１０２及び校正用パターン１２１（複数種類ある場合は少なくとも１種類の校正用パターン）を形成する方法について図面を参照しながら説明する。尚、本実施形態は、半導体集積回路装置に搭載されるＭＯＳトランジスタにおけるシリサイド化されたソース／ドレイン不純物層に生じるソフトオープン不良を評価するための抵抗不良モニター装置の製造を対象とする。
図１７（ａ）〜（ｈ）は、第１０の実施形態に係る抵抗不良モニター装置の製造方法の各工程を示す断面図である。
まず、図１７（ａ）に示すように、評価用ウェハよりなる半導体基板１６１上に第１の絶縁膜１６２を形成した後、リソグラフィ工程を用いて抵抗不良評価パターン形成領域及び校正用パターン形成領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第１の絶縁膜１６２に対してエッチングを行なうことにより、図１７（ｂ）に示すように、第１の絶縁膜１６２を抵抗不良評価パターン及び校正用パターンのそれぞれの形状にパターンニングする。続いて、パターンニングされた第１の絶縁膜１６２Ａをマスクとして、半導体基板１６１に対してエッチングを行なってトレンチ１６１ａを形成する。
次に、図１７（ｃ）に示すように、トレンチ１６１ａ内に第２の絶縁膜１６３を埋め込んだ後、図１７（ｄ）に示すように、ＣＭＰ（化学的機械研磨）により第２の絶縁膜１６３を平坦化し、その後、第１の絶縁膜１６２Ａを除去してトレンチ分離１６３Ａを形成する。続いて、図１７（ｅ）に示すように、トレンチ分離１６３Ａが形成されていない半導体基板１６１の露出表面部（トレンチ分離１６３Ａが形成されていない部分）に対して不純物をイオン注入により導入した後に熱処理を行なうことによって、半導体基板１６１の露出表面部に不純物層１６４を形成する。
続いて、図１７（ｆ）に示すように、半導体基板１６１上に、シリサイド化を防止するための第３の絶縁膜１６５を堆積した後、リソグラフィ工程を用いてシリサイド化防止領域を覆うレジストパターン（図示省略）を形成した後、該レジストパターンをマスクとして、第３の絶縁膜１６５に対してエッチングを行なう。これにより、第３の絶縁膜１６５をエッチング除去したシリサイド化領域と、第３の絶縁膜１６５を残存させたシリサイド化防止領域とを設定することができる。
次に、図１７（ｇ）に示すように、サリサイドプロセスを用いてシリサイド化領域の不純物層（シリコン層）１６４の上部にシリサイド層１６６を形成することによってソース／ドレイン不純物層構造を完成させる。このとき、第３の絶縁膜１６５によって、シリサイド化防止領域の不純物層１６４の上部にシリサイド層１６６が形成されることを防止する。
尚、図示は省略しているが、抵抗不良モニター装置の製造後に行なわれる抵抗不良評価パターン及び校正用パターンのそれぞれの抵抗測定において表面リーク電流の影響を防止するために、シリサイド層１６６の形成後に更に新たな絶縁膜を堆積すると共に該絶縁膜における測定パッド（プロービング用パッド）の上側部分のみを除去してもよい。また、プローバー針の接触によって測定パッド部にリーク電流が発生することを防止するために、測定パッド上に層間膜を形成すると共に該層間膜にコンタクトホールを形成した後に該コンタクトホールに新たな金属パッドを設けてもよい。
以上のように、第１０の実施形態に係るプロセスにより、サリサイドプロセスによってシリサイド化されたソース／ドレイン不純物層の抵抗変動不良（具体的にはシリサイド層の断線に起因するソフトオープン不良）の検出を目的とした抵抗不良モニター装置、例えば図１７（ｈ）に示すような、シリサイド層１６６を有する抵抗不良評価パターンと、シリサイド層１６６を含まず且つ抵抗不良評価パターンと同一の幅を持つ第１校正用パターンと、シリサイド層１６６を含まず且つ抵抗不良評価パターンの少なくとも５倍以上の幅を持つ第２校正用パターンとを有する抵抗不良モニター装置を製造することができる。
このように、第１０の実施形態によると、半導体集積回路装置の製造（ＭＯＳトランジスタ形成、コンタクト形成又は多層配線形成等を含む）と比較して、第２〜第６の実施形態に係る抵抗不良モニター装置を非常に短いプロセスＴＡＴで製造することができる。すなわち、トレンチ分離１６３Ａを形成するための第１の絶縁膜１６２をパターンニングする工程、及びシリサイド化を防止するための第３の絶縁膜１６５をパターンニングする工程の最小限２回のリソグラフィ工程のみによって抵抗不良モニター装置の製造が可能となる。これにより、非常に短いプロセスＴＡＴで本発明の各抵抗不良モニター装置を製造できるため、ゲート電極配線の抵抗変動不良（シリサイド層の断線に起因するソフトオープン不良）を早期に評価できるので、該評価結果をプロセス対策に早期にフィードバックすることが可能となる。
尚、本実施形態において、評価用ウェハである半導体基板１６１は、例えばシリコン基板等のシリコン含有基板（表面にシリコン含有層が形成された基板を含む）であることが好ましい。
また、以上の第１〜第１０の実施形態の説明では、主にゲート電極配線又はソース／ドレイン不純物層におけるシリサイド層の断線をソフトオープン不良として説明してきた。しかし、以上の本発明によるソフトオープン不良の検出方法又は歩留まり評価方法は、シリサイド層の断線に起因するソフトオープン不良の評価に限らず、アルミニウム又は銅等からなる金属配線のソフトオープン不良の評価にも有用である。また、トランジスタ等の不純物層と上層の配線層とを接続するコンタクト部等のソフトオープン不良、又は金属配線同士を接続するビア部のソフトオープン不良等の評価にも応用することができる。さらに、ＭＯＳトランジスタ本体、バイポーラトランジスタ本体又はｐｎ接合ダイオード等の電流値異常についても広義の抵抗素子の抵抗上昇不良（ソフトオープン不良）と考えれば、以上の本発明によるソフトオープン不良の検出方法又は歩留まり評価方法を前記のトランジスタ又はダイオード等の異常検出にも役立てることが可能となり、その効果は非常に大きい。
（第１１の実施形態）
以下、本発明の第１１の実施形態に係るコンタクト抵抗不良評価装置（コンタクト抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。
図１８（ａ）は、本実施形態のコンタクト抵抗不良モニター装置の１チップ領域（又は１ショット領域）の平面図を示す。図１８（ａ）に示すように、チップ領域２０１（以下、単にチップ２０１と称する）は複数（本実施形態では例えば２５０００個）のブロック２０２に区画されていると共に、各ブロック２０２の内部には、コンタクト不良の評価パターンとしてのコンタクトチェーン抵抗パターンが１つずつ設けられている。尚、本実施形態のコンタクトチェーン抵抗パターンのそれぞれは、評価対象のコンタクトに生じる抵抗変動不良となる抵抗変動成分を測定できるコンタクト数を持つ。言い換えると、本実施形態の各コンタクトチェーン抵抗パターンは、後述するように、抵抗値の測定精度によって決まる所定の数以下のコンタクト数（本実施形態では例えば１９８個）を持つ。また、本実施形態の各コンタクトチェーン抵抗パターンは、評価対象のコンタクトと実質的に同一の構造を持つコンタクトから構成されている。
図１８（ｂ）は、図１８（ａ）に示す本実施形態のコンタクト抵抗不良モニター装置（１チップ領域に設けられている）がウェハ面内に均一に配置されている様子を示している。図１８（ｂ）に示すように、本実施形態では、ウェハ２００の主面上の５１箇所にチップ２０１が配置されている。従って、１ウェハ当たり、２５０００個×５１＝１２７５０００個のコンタクトチェーン抵抗パターンが配置されていることになる。尚、ウェハ２００の面内及び各チップ２０１（又は各ショット領域）の内部において各ブロック２０２は均一に配置されている。
図１８（ｃ）は、本実施形態のコンタクトチェーン抵抗パターンの一例を示す平面図であり、図１８（ｄ）は、図１８（ｃ）のｃ−ｃ’線の断面図である。
図１８（ｃ）及び（ｄ）に示すように、例えばシリコンよりなる基板２１１上の絶縁膜２１２の上には、例えばポリシリコン層又はアモルファスシリコン層よりなる複数の下層配線２１３が形成されている。絶縁膜２１２の上及び各下層配線２１３の上には層間絶縁膜２１４が形成されていると共に層間絶縁膜２１４には、各下層配線２１３と接続する複数のコンタクト電極（コンタクトホール）２１５が形成されている。また、層間絶縁膜２１４の上には、各コンタクト電極２１５と接続する複数の上層金属配線２１６が形成されている。複数の下層配線２１３と複数の上層金属配線２１６とが複数のコンタクト電極２１５によって接続されることにより、図１８（ｃ）に示すように、コンタクトチェーン抵抗パターンが構成される。尚、図１８（ｃ）においては、シリコン基板２１１、絶縁膜２１２及び層間絶縁膜２１４の図示を省略している。また、絶縁膜２１２及び下層配線２１３に代えて、シリコン基板２１１の表面部にトランジスタのソース／ドレイン不純物層を形成し、該ソース／ドレイン不純物層と上層配線とを接続するコンタクト電極を形成してもよい。
ここで、図１８（ｃ）に示すコンタクトチェーン抵抗パターンのコンタクト数ｎの設定例について、図１９を参照しながら説明する。
図１９に示すように、複数の下層配線２１３と複数の上層金属配線２１６とが複数のコンタクト電極２１５によって接続されてなるコンタクトチェーン抵抗パターンにおいて、１つのコンタクト電極２１５Ａが不良となった場合を考える。ここで、正常な１つのコンタクト電極２１５の抵抗値がｒｃであるのに対して、不良コンタクト電極２１５Ａの抵抗値がｒｃ＋Δｒであるとすると、コンタクトチェーン抵抗パターンの抵抗値Ｒｃは全コンタクト数をｎとして、
Ｒｃ＝ｎ×ｒｃ＋Δｒ
となる。従って、例えば１つのコンタクト電極２１５の不良に起因する抵抗変動成分を、コンタクトチェーン抵抗パターンの全抵抗Ｒｃに対して１％以上の精度で検出しようとした場合、
（Δｒ／Ｒｃ）×１００＝（Δｒ／（ｎ×ｒｃ＋Δｒ））×１００≧１％
で表される関係が成立する必要がある。すなわち、
ｎ≦９９×Δｒ／ｒｃ
が満たされなければならない。
従って、１つの正常なコンタクト電極の抵抗ｒｃ＝２０Ω／Ｃｏ（／Ｃｏは１つのコンタクト電極当たりという意味）、１つの不良コンタクト電極の抵抗変動成分Δｒ＝４０Ω／Ｃｏとした場合に、１つのコンタクト電極の不良に起因する抵抗変動成分をコンタクトチェーン抵抗パターンの全抵抗に対して１％の精度で検出するためには（つまり１つの正常なコンタクト電極の抵抗値に対する１つの不良コンタクト電極の抵抗変動成分の比率がΔｒ／ｒｃ＝２倍である場合にも該抵抗変動を検出するためには）、コンタクトチェーン抵抗パターンのコンタクト数ｎは、
ｎ＝９９×４０／２０＝１９８個
でなければならない。本実施形態では、以上のような理由から、コンタクト数ｎ＝１９８個のコンタクトチェーン抵抗パターンを形成した。
次に、前述の１９８個のコンタクト数を持つコンタクトチェーン抵抗パターンの１チップ領域（又は１ショット領域）内での配置パターン数Ｐの算出方法について説明する。
最近の半導体集積回路装置のコンタクト数は膨大な数であり、例えば０．１３μｍルールの面積４０ｍｍ2 程度のチップにおいては、トランジスタと配線層との間を接続するコンタクトの数は５００万〜３０００万個程度にも達する。例えば、Ｎ＝１０００万個のコンタクト数を有する半導体集積回路装置Ａにおけるコンタクト不良を評価する場合においてコンタクト数Ｎ＝１０００万個と完全に対応するコンタクトチェーン抵抗パターンの必要パターン数Ｐ０は、
Ｐ０＝Ｎ／ｎ＝１×１０7 ／１９８＝５０５０５個
と計算される。
本実施形態では、コンタクトチェーン抵抗パターンの配置パターン数Ｐを、このＮ／ｎで計算される値の１／１０倍以上で且つ１０倍以下の範囲に設定する。具体的には、本実施形態では、前述の範囲にある、Ｎ／ｎの約半分に相当する配置パターン数Ｐ＝２５０００個（２５０００個のコンタクトチェーン抵抗パターンに含まれるコンタクトの総数は２５０００×１９８＝約４９０万個）を選択した。この理由は以下の通りである。
図２０は、総コンタクト数Ｎ（半導体集積回路装置に搭載されたコンタクトの総数又はコンタクト抵抗不良モニター装置における全コンタクトチェーン抵抗パターンに含まれるコンタクトの総数）と、総コンタクトの歩留まり（半導体集積回路装置又はコンタクト抵抗不良モニター装置の１チップ領域の歩留まり）Ｙｉｅｌｄ（単位：％）との関係を示す図である。尚、図２０において、総コンタクト数Ｎを横軸に、総コンタクトの歩留まりＹｉｅｌｄを縦軸に表している。ここで、１コンタクトの不良発生率をλとすると、１チップ領域のコンタクト抵抗不良モニター装置における総コンタクトの歩留まりＹｉｅｌｄについて、
Ｙｉｅｌｄ＝ＥＸＰ（−λ×Ｎ）
が成り立つ。この総コンタクトの歩留まりＹｉｅｌｄの計算式を用いて、１コンタクトの不良発生率λが１ｐｐｂ（ｐｐｂ：１０億分の１）、１０ｐｐｂ、１００ｐｐｂ及び１０００ｐｐｂのそれぞれであった場合の総コンタクトの歩留まりＹｉｅｌｄを様々な総コンタクト数Ｎについて算出した結果を図２０に示している。
図２０に示すように、コンタクト抵抗不良モニター装置の総コンタクト数Ｎが製品（半導体集積回路装置）と同じく１０００万個である場合には同じ歩留まりが得られるので、その結果を用いて製品の歩留まりを評価することが可能になる。この場合には、前述のように、コンタクトチェーン抵抗パターンのパターン数が５０５０５個である必要がある。それに対して、本実施形態ではＮ＝２５０００個に設定しており、この場合、図２０に示すように、コンタクト抵抗不良モニター装置の総コンタクト数Ｎは４９０万個となるので、総コンタクトの歩留まりＹｉｅｌｄは製品の歩留まりよりも高く算出されるが、該算出値は、歩留まりの換算式を用いて製品の歩留まり評価（歩留まり予測）を実施するために十分な値となっている。
すなわち、コンタクトチェーン抵抗パターンのコンタクト数をｎとし、集積回路装置における評価対象のコンタクトの総数をＮとした場合に、１チップ内に挿入する必要があるコンタクトチェーン抵抗パターンの数を、Ｎ／ｎで計算される値の１／１０倍以上で且つ１０倍以下の範囲に設定すると、コンタクト抵抗不良モニター装置について得られる歩留まりに基づいて製品の歩留まり予測を行なうことができる。
以上に説明したように、第１１の実施形態に係るコンタクト不良モニター装置によると、コンタクトチェーン抵抗パターンが、抵抗変動不良となる抵抗変動成分を測定できるコンタクト数を持つ。具体的には、本実施形態のコンタクトチェーン抵抗パターンは、コンタクトの１つにおける抵抗変動成分Δｒ（但しコンタクトの１つの抵抗値をｒｃとしてΔｒ／ｒｃ＝２倍）をコンタクトチェーン抵抗パターンの全抵抗に対して１％の精度で検出できるコンタクト数を持つ。このため、コンタクトの一部分、例えば、多数のコンタクトのうちの１つのコンタクトにおけるソフトオープン不良を正確に評価することができる。また、ウェハ２００上の各チップ２０１に、半導体集積回路装置に搭載された全コンタクトについての歩留まり評価を行なえる数（本実施形態では例えば２５０００個）のコンタクトチェーン抵抗パターンが配置されている。このため、各チップ２０１における各コンタクトチェーン抵抗パターンについての抵抗測定を行ない、該測定結果に基づいてソフトオープン不良の数を検出することにより、半導体集積回路装置に搭載された全コンタクトの歩留まり評価を行なうことが可能になる。具体的には、１コンタクト当たりΔｒ／ｒｃ＝２倍以上の抵抗変動不良であるソフトオープン不良を考慮した製品（半導体集積回路装置）の歩留まり評価、つまり製品歩留まりに対するソフトオープン不良の影響評価も可能となる。
尚、第１１の実施形態において、半導体集積回路装置と対応する１チップ領域（チップ２０１）を単位としてウェハ上にコンタクト不良モニター装置を設けた。しかし、これに代えて、リソグラフィ工程の１回の露光領域である１ショット領域を単位としてウェハ上にコンタクト不良モニター装置を設けてもよい。この場合、１ショット領域は、コンタクトチェーン抵抗パターンが設けられない領域を有していてもよい。同様に、本実施形態においても、チップ２０１が、コンタクトチェーン抵抗パターンが設けられない領域を有していてもよい。
また、第１１の実施形態において、不良となる抵抗変動成分の測定可能範囲を、
（Δｒ／Ｒｃ）×１００＝（Δｒ／（ｎ×ｒｃ＋Δｒ））×１００≧１％（Ｒｃ：コンタクトチェーン抵抗パターンの全抵抗（＝ｎ×ｒｃ＋Δｒ）、ｎ：コンタクトチェーン抵抗パターンのコンタクト数、ｒｃ：正常な１つのコンタクト電極の抵抗値、Δｒ：１つの不良コンタクト電極に生じた抵抗変動成分）に設定したが、この範囲が特に限定されないことは言うまでもない。また、（Δｒ／Ｒｃ）×１００は１倍（１００％）以下であることが好ましい。すなわち、一般的に、評価パターンの抵抗ばらつきが目標値に対して±１０％程度以内の変動であれば評価パターンが良品であるという評価を行なうので、１００％以下の抵抗変動成分の大きさを検出できればよい。また、完全な断線が生じた場合には検出される抵抗変動成分の大きさは無限大倍（∞％）になるので、従来の大規模なコンタクトチェーン抵抗パターンを用いて抵抗不良評価を行なうことができる。従って、このような従来の大規模なコンタクトチェーン抵抗パターンによる抵抗不良評価と区別するためには、（Δｒ／Ｒｃ）×１００が１００００％以下であってもよい。
また、第１１の実施形態において、コンタクトチェーン抵抗パターンにおいて抵抗変動不良が１箇所で生じることを前提としたが、コンタクトチェーン抵抗パターンにおいて抵抗変動不良が２箇所以上で生じる場合に本実施形態を応用できることは言うまでもない。
また、第１１の実施形態において、評価対象のコンタクトの種類は特に限定されるものではなく、例えばコンタクトホール内に高融点金属膜又は金属膜を埋め込むことによって形成されたコンタクト電極であってもよい。また、評価対象のコンタクトの下地パターン（該コンタクトの下部と電気的に接続される導電体）の種類も特に限定されるものではなく、例えばゲート電極配線層、ソース／ドレイン不純物層又は下層金属配線層であってもよい。
（第１２の実施形態）
以下、本発明の第１２の実施形態に係るコンタクト抵抗不良評価装置（コンタクト抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。
尚、本実施形態に係るコンタクト抵抗不良モニター装置においても、第１１の実施形態と同様に（図１８（ｂ）参照）、ウェハ２００上の複数箇所（例えば５１箇所）に配置された各チップ２０１内に、評価対象のコンタクトに生じる抵抗変動不良となる抵抗変動成分を測定できるコンタクト数（例えば１９８個）を持つコンタクトチェーン抵抗パターンが設けられている。ここで、各コンタクトチェーン抵抗パターンは、評価対象のコンタクトと実質的に同一の構造を持つコンタクトから構成されている。また、各チップ２０１は、第１１の実施形態と同様に（図１８（ａ）参照）、半導体集積回路装置の歩留まり評価が可能な数（例えば２５０００個）のブロック２０２に区画されていると共に、各ブロック２０２の内部には、コンタクト不良の評価パターンとしてのコンタクトチェーン抵抗パターンが１つずつ設けられている。従って、本実施形態におけるコンタクトチェーン抵抗パターンの総数は、１ウェハ当たり２５０００個×５１箇所＝１２７５０００個である。
図２１（ａ）は、本実施形態のコンタクトチェーン抵抗パターンの一例を示す平面図である。尚、図２１（ａ）において、図１８（ｃ）に示す第１１の実施形態のコンタクトチェーン抵抗パターンと同一の部材には同一の符号を付すことにより説明を省略する。ここで、図２１（ａ）に示すコンタクトチェーン抵抗パターンのコンタクト数はｎ個であり、該コンタクトチェーン抵抗パターンにおける下層配線２１３（下地パターン）によって電気的に接続されているコンタクト電極２１５同士の距離（以下、単にパターン長と称する）、つまり評価対象の半導体集積回路装置のパターン長はＬである。
図２１（ｂ）〜（ｄ）は、各ブロック２０２におけるコンタクトチェーン抵抗パターンの近傍に設けられる複数の第１校正用パターンの一例を示す平面図である。各第１校正用パターンは、コンタクトチェーン抵抗パターンの抵抗値を決定する下地パターンの抵抗値を校正するために用いられる。尚、図２１（ｂ）〜（ｄ）において、図１８（ｃ）に示す第１１の実施形態のコンタクトチェーン抵抗パターンと同一の部材には同一の符号を付すことにより説明を省略する。ここで、図２１（ｂ）に示す第１校正用パターンは、評価対象のパターン長Ｌと同等のパターン長Ｌ１を持ち、図２１（ｃ）に示す第１校正用パターンは、パターン長Ｌ１よりも長いパターン長Ｌ２を持ち、図２１（ｄ）に示す第１校正用パターンは、パターン長Ｌ２よりも長いパターン長Ｌ３を持つ。尚、各第１校正用パターンのコンタクト数はいずれもｍ個である。
以上に説明したように、第１２の実施形態によると、第１１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、同じブロック２０２内に、１つのコンタクトチェーン抵抗パターンに加えて、Ｌ１、Ｌ２及びＬ３の異なる３種類のパターン長を持つ校正用パターンを設けるため、１つのコンタクトチェーン抵抗パターンの抵抗値に影響を及ぼす下地パターン（例えばポリシリコン電極配線層又はソース／ドレイン不純物層）の抵抗値のばらつきを校正することが可能となる。このため、コンタクトチェーン抵抗パターンの抵抗評価を高精度で行なうことができるので、ソフトオープン不良をより精度良く検出することができる。
尚、第１２の実施形態において、コンタクトチェーン抵抗パターン又は校正用パターンの下地パターン、つまり評価対象のコンタクトの下地パターンの種類は特に限定されるものではなく、例えばゲート電極配線層、ソース／ドレイン不純物層又は下層金属配線層であってもよい。
また、第１２の実施形態において、評価対象パターン長Ｌを含む３種類のパターン長を持つ第１校正用パターン群を用いたが、第１校正用パターン群におけるパターン長の種類数及び各パターン長の大きさは特に限定されるものではない。
（第１３の実施形態）
以下、本発明の第１３の実施形態に係るコンタクト抵抗不良評価装置（コンタクト抵抗不良モニター装置）、具体的には、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価するためにウェハ（評価用ウェハ）上に設けられる評価装置について、図面を参照しながら説明する。
尚、本実施形態に係るコンタクト抵抗不良モニター装置においても、第１２の実施形態と同様に、ウェハ２００上の複数箇所（例えば５１箇所）に配置された各チップ２０１内に、評価対象のコンタクトに生じる抵抗変動不良となる抵抗変動成分を測定できるコンタクト数（例えば１９８個）を持つコンタクトチェーン抵抗パターンが設けられている。ここで、各コンタクトチェーン抵抗パターンは、評価対象のコンタクトと実質的に同一の構造を持つコンタクトから構成されている。また、各チップ２０１は、半導体集積回路装置の歩留まり評価が可能な数（例えば２５０００個）のブロック２０２に区画されていると共に、各ブロック２０２の内部には、コンタクト不良の評価パターンとしてのコンタクトチェーン抵抗パターンが１つずつ設けられている。従って、本実施形態におけるコンタクトチェーン抵抗パターンの総数は、１ウェハ当たり２５０００個×５１箇所＝１２７５０００個である。
図２２（ａ）は、本実施形態のコンタクトチェーン抵抗パターンの一例を示す平面図である。尚、図２２（ａ）において、図１８（ｃ）に示す第１１の実施形態のコンタクトチェーン抵抗パターンと同一の部材には同一の符号を付すことにより説明を省略する。ここで、図２２（ａ）に示すコンタクトチェーン抵抗パターンのコンタクト数はｎ個であり、該コンタクトチェーン抵抗パターンを構成するコンタクト電極２１５の径、つまり評価対象の半導体集積回路装置のコンタクト径はｄである。
図２２（ｂ）〜（ｄ）は、各ブロック２０２におけるコンタクトチェーン抵抗パターンの近傍に設けられる複数の第２校正用パターンを示す平面図である。各第２校正用パターンは、コンタクトチェーン抵抗パターンのコンタクト径に対する依存性を評価するために用いられる。尚、図２２（ｂ）〜（ｄ）において、図１８（ｃ）に示す第１１の実施形態のコンタクトチェーン抵抗パターンと同一の部材には同一の符号を付すことにより説明を省略する。ここで、図２２（ｂ）に示す第２校正用パターンは、評価対象のコンタクト径ｄよりも小さいコンタクト径ｄ１を持ち、図２２（ｃ）に示す第２校正用パターンは、評価対象のコンタクト径ｄと同等のコンタクト径ｄ２を持ち、図２２（ｄ）に示す第２校正用パターンは、評価対象のコンタクト径ｄよりも大きいコンタクト径ｄ３を持つ。尚、各第２校正用パターンのコンタクト数はいずれもｍ個である。
以上に説明したように、第１３の実施形態によると、第１１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、同じブロック２０２内に、１つのコンタクトチェーン抵抗パターンに加えて、ｄ１、ｄ２及びｄ３の異なる３種類のコンタクト径を持つ校正用パターンを設けるため、該各校正用パターンの抵抗値を測定することによって、ウェハ面内及びチップ領域内又はショット領域内におけるコンタクトチェーン抵抗パターンの抵抗値に対するコンタクト寸法ばらつきの影響を校正することができる。また、コンタクト寸法のマージン評価が可能となる。
尚、第１３の実施形態において、コンタクトチェーン抵抗パターン又は校正用パターンの下地パターン、つまり評価対象のコンタクトの下地パターンの種類は特に限定されるものではなく、例えばゲート電極配線層、ソース／ドレイン不純物層又は下層金属配線層であってもよい。
また、第１３の実施形態において、評価対象コンタクト径ｄを含む３種類のコンタクト径を持つ第２校正用パターン群を用いたが、第２校正用パターン群におけるコンタクト径の種類数及び各コンタクト径の大きさは特に限定されるものではない。
また、第１３の実施形態において、ブロック２０２内に、１つのコンタクトチェーン抵抗パターン及び第２校正用パターン群に加えて、第１２の実施形態の第１校正用パターン群を設けてもよい。
（第１４の実施形態）
以下、本発明の第１４の実施形態に係るコンタクト抵抗不良評価方法（コンタクト抵抗不良モニター方法）、具体的には、第１２の実施形態に係るコンタクト抵抗不良モニター装置を用いた、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良（ソフトオープン不良）を評価する方法について、図面を参照しながら説明する。ここで、第１２の実施形態に係るコンタクト抵抗不良モニター装置においては、各ブロック内に、１つのコンタクトチェーン抵抗パターンに加えて、コンタクトチェーン抵抗パターンの抵抗値を決定する下地パターン（例えばゲート電極配線層又はソース／ドレイン不純物層）の抵抗値を校正するために用いられる、Ｌ１（＝評価対象パターン長Ｌ）、Ｌ２及びＬ３の異なる３種類のパターン長を持つ第１校正用パターン群が設けられている。
まず、第１の工程において、図２１（ａ）〜（ｄ）に示す、第１２の実施形態に係るコンタクト抵抗不良モニター装置を用いて、ウェハ面内及びチップ領域内又はショット領域内に均一に配置された各ブロック内におけるコンタクトチェーン抵抗パターン及び前述の各第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内（又は各ショット領域内）における複数の箇所で測定する。
次に、第２の工程において、第１の工程で測定された各ブロックにおける各第１校正用パターンの抵抗値をパターン長Ｌ１、Ｌ２及びＬ３のそれぞれについてｒ１、ｒ２及びｒ３として、パターン長Ｌ１、Ｌ２及びＬ３並びに各第１校正用パターンの抵抗値ｒ１、ｒ２及びｒ３をそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成する。図２３（ａ）は、このようにして作成されたグラフの一例を示す図である。続いて、作成したグラフのＹ切片の値（＝Ｒｒ）から、当該ブロックにおけるコンタクトチェーン抵抗パターンを構成するコンタクトの１つ当たりの抵抗値ｒｃを、
ｒｃ＝Ｒｒ／ｍ
に従って算出する。尚、ｍは各第１校正用パターンのコンタクト数であり、本実施形態ではｍ＝２である。ここで、コンタクト１つ当たりの抵抗値ｒｃの算出において、コンタクト同士を接続する上側パターン（例えば図２１（ａ）〜（ｄ）に示す上層金属配線２１６）の抵抗値は無視できる程度の大きさである。
次に、第３の工程において、第１の工程で測定された各ブロックにおけるコンタクトチェーン抵抗パターンの抵抗値をＲｃとして、第２の工程で算出されたコンタクトの１つ当たりの抵抗値ｒｃ及びコンタクトチェーン抵抗パターンの抵抗値ＲｃをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成する。図２３（ｂ）は、このようにして作成されたグラフの一例を示す図である。図２３（ｂ）からわかるように、ウェハ面内及びチップ領域内又はショット領域内において、コンタクトチェーン抵抗パターンのコンタクト径のばらつき等が存在しているため、コンタクト１つ当たりの抵抗値ｒｃがばらつく。従って、このようなｒｃのばらつきに対するコンタクトチェーン抵抗パターンの抵抗値Ｒｃのプロットを行なうことにより、測定結果の中から、抵抗値Ｒｃが離散的に上昇したコンタクトチェーン抵抗パターンを抽出することが可能となる。言い換えると、コンタクトチェーン抵抗パターン中の１つのコンタクトの抵抗値が上昇して抵抗上昇不良（ソフトオープン不良）が発生している場合に、当該抵抗上昇不良が発生しているコンタクトチェーン抵抗パターンを抽出することが可能となる。
そこで、第３の工程に続いて第４の工程において、第３の工程で作成されたグラフに基づいて、コンタクトチェーン抵抗パターンの抵抗値Ｒｃが離散的に上昇したポイントを抽出することにより、コンタクトチェーン抵抗パターンのソフトオープン不良の検出を行なう。
以上に説明したように、第１４の実施形態によると、第１２の実施形態の校正用パターンを導入することによって、第１２の実施形態と同様の効果が得られる。具体的には、パターン長が異なる第１２の実施形態の校正用パターンを使用することによって、下地パターン（例えばポリシリコン電極配線層又はソース／ドレイン不純物層）の抵抗値の成分を除去して、測定ポイント（ブロック）におけるＲｒ（Ｙ切片の値）又はｒｃ（コンタクトの１つ当たりの抵抗値）を精度良く求めることができる。その結果、ウェハ面内及びチップ領域内又はショット領域内におけるコンタクトチェーン抵抗パターンの抵抗値に対するコンタクト径のばらつき等の影響を除くことができる。このため、コンタクト径依存性を考慮したコンタクトチェーン抵抗パターンの抵抗値プロットが可能となり、その結果、コンタクトチェーン抵抗パターンのソフトオープン不良を検出することが可能となる。また、ソフトオープン不良の数を検出することにより、半導体集積回路装置の歩留まり評価を行なうことが可能になる。言い換えると、製造される半導体集積回路装置の歩留まりに対するソフトオープン不良の影響を評価することができる。
尚、第１４の実施形態において、第３の工程でコンタクト１つ当たりの抵抗値ｒｃに対するコンタクトチェーン抵抗パターンの抵抗値Ｒｃのプロットを実施する代わりに、以下のような処理を実施してもよい。すなわち、第２の工程で算出されたコンタクト１つ当たりの抵抗値ｒｃ及び単位面積当たりのコンタクト抵抗値（所定値）ρｃを用いて、各ブロックにおける電気的換算コンタクト径ｄを、
ｄ＝（ρｃ／（π×ｒｃ））1/2 ・・・ （式６）
に従って算出する。続いて、第１の工程で測定された各ブロックにおけるコンタクトチェーン抵抗パターンの抵抗値をＲｃとして、算出された電気的換算コンタクト径ｄ又はその逆数及びコンタクトチェーン抵抗パターンの抵抗値ＲｃをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成する。図２３（ｃ）は、このようにして作成されたグラフの一例を示している。尚、図２３（ｃ）において、電気的換算コンタクト径ｄの逆数１／ｄをＸ軸に、コンタクトチェーン抵抗パターンの抵抗値ＲｃをＹ軸にそれぞれプロットしている。このように第３の工程で作成されたグラフに基づいて、第４の工程において、コンタクトチェーン抵抗パターンの抵抗値Ｒｃが離散的に上昇したポイントを抽出することによっても、コンタクトチェーン抵抗パターンのソフトオープン不良の検出を行なうことができる。
（第１５の実施形態）
以下、本発明の第１５の実施形態に係るコンタクト抵抗不良評価方法（コンタクト抵抗不良モニター方法）、具体的には、第１２の実施形態に係るコンタクト抵抗不良モニター装置を用いた、半導体集積回路装置に搭載されるコンタクトの抵抗変動不良（ソフトオープン不良）を評価する方法について、図面を参照しながら説明する。ここで、第１２の実施形態に係るコンタクト抵抗不良モニター装置においては、各ブロック内に、１つのコンタクトチェーン抵抗パターンに加えて、コンタクトチェーン抵抗パターンの抵抗値を決定する下地パターン（例えばゲート電極配線層又はソース／ドレイン不純物層）の抵抗値を校正するために用いられる、Ｌ１（＝評価対象パターン長Ｌ）、Ｌ２及びＬ３の異なる３種類のパターン長を持つ第１校正用パターン群が設けられている。
まず、第１４の実施形態と同様に、第１の工程において、図２１（ａ）〜（ｄ）に示す、第１２の実施形態に係るコンタクト抵抗不良モニター装置を用いて、ウェハ面内及びチップ領域内又はショット領域内に均一に配置された各ブロック内におけるコンタクトチェーン抵抗パターン及び前述の各第１校正用パターンのそれぞれの抵抗値を、ウェハ面内及び各チップ領域内（又は各ショット領域内）における複数の箇所で測定する。
次に、第２の工程において、第１の工程で測定された各ブロックにおける各第１校正用パターンの抵抗値をパターン長Ｌ１、Ｌ２及びＬ３のそれぞれについてｒ１、ｒ２及びｒ３として、パターン長Ｌ１、Ｌ２及びＬ３並びに各第１校正用パターンの抵抗値ｒ１、ｒ２及びｒ３をそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成する。このようにして作成されたグラフは、図２３（ａ）に示す第１４の実施形態のグラフと同様である。続いて、作成したグラフの傾きから、当該ブロックにおけるコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値を算出する。ここで、下地パターンの単位長さ当たり抵抗値の算出において、コンタクト同士を接続する上側パターン（例えば図２１（ａ）〜（ｄ）に示す上層金属配線２１６）の抵抗値は無視できる程度の大きさである。言い換えると、作成したグラフの傾きは、コンタクト抵抗及び上側パターンの抵抗を除いた下地パターンの抵抗値（単位長さ当たり抵抗値）、例えばゲート電極配線層の単位長さ当たり抵抗値Ｒｇ又はソース／ドレイン不純物層の単位長さ当たり抵抗値Ｒｄを表している。
次に、第３の工程において、第１の工程で測定された各ブロックにおけるコンタクトチェーン抵抗パターンの抵抗値をＲｃとし、第２の工程で算出されたウェハ面内における全てのコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕの平均値をＲｕ(Ave) として、コンタクトチェーン抵抗パターンの抵抗値Ｒｃの補正値Ｒｃ’を、
Ｒｃ’＝Ｒｃ×Ｒｕ(Ave) ／Ｒｕ ・・・ （式７）
に従って算出する。具体的には、下地パターンがゲート電極配線層である場合には、Ｒｕ＝Ｒｇ、Ｒｕ(Ave) ＝Ｒｇ(Ave) として、コンタクトチェーン抵抗パターンの抵抗値Ｒｃの補正値Ｒｃ’を、
Ｒｃ’＝Ｒｃ×Ｒｇ(Ave) ／Ｒｇ ・・・ （式８）
に従って算出する。また、下地パターンがソース／ドレイン不純物層である場合には、Ｒｕ＝Ｒｄ、Ｒｕ(Ave) ＝Ｒｄ(Ave) として、コンタクトチェーン抵抗パターンの抵抗値Ｒｃの補正値Ｒｃ’を、
Ｒｃ’＝Ｒｃ×Ｒｄ(Ave) ／Ｒｄ ・・・ （式９）
に従って算出する。
次に、第４の工程において、第３の工程で算出された補正値Ｒｃ’のウェハ面内又は各チップ領域内若しくは各ショット領域内における分布図を作成する。
次に、第５の工程において、第４の工程で作成された分布図に基づいて、補正値Ｒｃ’が離散的に上昇したポイントを抽出することにより、コンタクトチェーン抵抗パターンの抵抗変動不良の検出を行なう。
以上に説明したように、第１５の実施形態によると、第１４の実施形態と同様に、第１２の実施形態の校正用パターンを用いることによって、第１２の実施形態と同様の効果が得られる。具体的には、パターン長が異なる第１２の実施形態の校正用パターンを使用することによって、測定ポイント（ブロック）におけるＲｕ（下地パターンの単位長さ当たり抵抗値）を精度良く求めることができる。その結果、ウェハ面内及びチップ領域内又はショット領域内におけるコンタクトチェーン抵抗パターンの抵抗値に対する下地パターンの抵抗値のばらつき等の影響を除くことができる。すなわち、コンタクトチェーン抵抗パターンの抵抗値Ｒｃを正確に補正することが可能になるので、コンタクトチェーン抵抗パターンのソフトオープン不良を検出することが可能となる。また、ソフトオープン不良の数を検出することにより、半導体集積回路装置の歩留まり評価を行なうことが可能になる。言い換えると、製造される半導体集積回路装置の歩留まりに対するソフトオープン不良の影響を評価することができる。
尚、第１５の実施形態の第３の工程（特に（式７）〜（式９））において、平均値Ｒｕ(Ave) （又はそれと対応するＲｇ(Ave) 若しくはＲｄ(Ave) ）に代えて、第２の工程で算出されたチップ領域の１つ若しくはショット領域の１つにおける全てのコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕの平均値Ｒｕshot(Ave) （又はそれと対応するＲｇshot(Ave) 若しくはＲｄshot(Ave) ）、又は第２の工程で算出されたブロックの１つにおける全てのコンタクトチェーン抵抗パターンの下地パターンの単位長さ当たり抵抗値Ｒｕの平均値Ｒｕblock(Ave)（又はそれと対応するＲｇblock(Ave)若しくはＲｄblock(Ave)）を用いてもよい。
（第１６の実施形態）
以下、本発明の第１６の実施形態に係るコンタクト抵抗不良評価装置（コンタクト抵抗不良モニター装置）の製造方法、具体的には、第１２又は第１３の実施形態に係るコンタクト抵抗不良モニター装置におけるコンタクトチェーン抵抗パターン及び校正用パターン（複数種類ある場合は少なくとも１種類の校正用パターン）を形成する方法について図面を参照しながら説明する。
図２４（ａ）〜（ｅ）は、第１６の実施形態に係るコンタクト抵抗不良モニター装置の製造方法の各工程を示す断面図である。
まず、図２４（ａ）に示すように、評価用ウェハよりなるシリコン基板２５１上に絶縁膜２５２を形成した後、絶縁膜２５２上に例えばポリシリコン膜又はアモルファスシリコン膜等よりなる第１の導電体膜２５３を堆積する。
続いて、図２４（ｂ）に示すように、リソグラフィ工程を用いてコンタクトチェーン抵抗パターン形成領域及び校正用パターン形成領域を覆うレジストパターン（図示省略）を形成した後、該レジストパターンをマスクとして、第１の導電体膜２５３に対してエッチングを行なうことにより、コンタクトチェーン抵抗パターン及び校正用パターンのそれぞれの下地パターン２５３Ａを形成する。ここで、図示は省略しているが、必要に応じて、下地パターン２５３Ａの側面にサイドウオール絶縁膜を形成する工程又は下地パターン２５３Ａの上部をシリサイド化する工程を実施する。
続いて、図２４（ｃ）に示すように、下地パターン２５３Ａが形成されたシリコン基板２５１上に層間絶縁膜２５４を堆積する。
次に、図２４（ｄ）に示すように、リソグラフィ工程を用いてコンタクト形成領域を覆うレジストパターン（図示省略）を形成した後、該レジストパターンをマスクとして、層間絶縁膜２５４に対してドライエッチングを行なって、各下地パターン２５３Ａに達する複数のコンタクトホールを形成する。その後、該各コンタクトホールに例えば高融点金属膜よりなる第２の導電体膜を埋め込んだ後、該各コンタクトホール内に埋め込まれた第２の導電体膜を残しつつ、前記各コンタクトホールの外側の第２の導電体膜、つまり層間絶縁膜２５４上の第２の導電体膜をＣＭＰにより除去して複数のコンタクト電極２５５を形成する。
最後に、図２４（ｅ）に示すように、各コンタクト電極２５５の上及び層間絶縁膜２５４の上に、配線形成用の金属膜よりなる第３の導電体膜を堆積した後、リソグラフィ工程を用いて配線形成領域を覆うレジストパターン（図示省略）を形成した後、該レジストパターンをマスクとして、第３の導電体膜に対してドライエッチングを行なうことにより、各コンタクト電極２５５と電気的に接続する複数の上層金属配線２５６を形成する。これにより、複数の下地パターン２５３Ａと複数の上層金属配線２５６とが複数のコンタクト電極２５５によって接続されてなるコンタクトチェーン抵抗パターン及び校正用パターンが完成する。
以上に説明したように、第１６の実施形態によると、半導体集積回路装置の製造（ＭＯＳトランジスタ形成、コンタクト形成又は多層配線形成等を含む）と比較して、第１２又は第１３の実施形態に係るコンタクト抵抗不良モニター装置を非常に短いプロセスＴＡＴで製造することができる。すなわち、下地パターン２５３Ａを形成するために第１の導電体膜２５３をパターンニングする工程、コンタクトホールを形成するために層間絶縁膜２５４をパターンニングする工程、及び上層金属配線２５６を形成するために第３の導電体膜をパターンニングする工程の最小限３回のリソグラフィ工程のみによってコンタクト抵抗不良モニター装置の製造が可能となる。これにより、非常に短いプロセスＴＡＴで本発明の各コンタクト抵抗不良モニター装置を製造できるため、コンタクトの抵抗変動不良（ソフトオープン不良）を早期に且つ簡単に評価できるので、半導体集積回路装置の歩留まりに対するソフトオープン不良の影響評価を迅速に行なうことができる。すなわち、ソフトオープン不良の評価結果をプロセス対策に早期に且つタイムリーにフィードバックすることが可能となる。
尚、本実施形態において、評価用ウェハであるシリコン基板２５１を用いたが、評価用ウェハが半導体基板に限られないことは言うまでもない。
また、本実施形態において、コンタクトして、コンタクトホール内に高融点金属膜を埋め込むことによってコンタクト電極２５５を形成したが、コンタクトの種類は特に限定されるものではなく、コンタクト電極２５５に代えて、コンタクトホール内に例えば銅等の金属膜を埋め込むことによってコンタクト電極を形成してもよい。また、下地パターン２５３Ａの種類も特に限定されるものではなく、ポリシリコン層又はアモルファスシリコン層よりなるゲート電極配線層に代えて、例えばソース／ドレイン不純物層又はアルミニウム若しくは銅等よりなる下層金属配線層を形成してもよい。
本発明は、抵抗不良又はコンタクト不良の評価装置、それを用いた評価方法及びその評価装置の製造方法に関し、集積回路装置に搭載される抵抗素子若しくはコンタクトの抵抗上昇不良（ソフトオープン不良）を検出し又は集積回路装置の歩留まりに対するソフトオープン不良の影響等を評価する場合に有用である。
（ａ）は本発明の第１の実施形態に係る抵抗不良モニター装置の１チップ領域の平面図であり、（ｂ）は（ａ）に示す抵抗不良モニター装置がウェハ面内に均一に配置されている様子を示す図であり、（ｃ）及び（ｄ）はそれぞれ（ａ）に示す抵抗不良モニター装置における抵抗不良評価パターンの一例を示す図であり、（ｅ）及び（ｆ）はそれぞれ（ｃ）に示す抵抗不良評価パターンの長さの設定方法を説明するための図であり、（ｇ）は（ａ）に示すチップの内部に設ける必要がある抵抗不良評価パターンの数を説明するための図である。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る抵抗不良モニター装置における抵抗不良評価パターンの長さの設定方法を説明するための図である。 本発明の第１の実施形態に係る抵抗不良モニター装置の１チップ領域における抵抗不良評価パターン数の設定方法を説明するための図である。 本発明の第１の実施形態に係る抵抗不良モニター装置におけるショット領域を説明するための図である。 （ａ）は本発明の第２の実施形態に係る抵抗不良モニター装置の１チップ領域の平面図であり、（ｂ）は（ａ）に示す抵抗不良モニター装置がウェハ面内に均一に配置されている様子を示す図であり、（ｃ）は（ａ）に示す抵抗不良モニター装置におけるブロック内の様子を示す図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る抵抗不良モニター装置における抵抗不良評価パターン及び校正用パターンに共用のプロービング用パッドを設けた様子を示す図である。 （ａ）及び（ｂ）はそれぞれ本発明の第３の実施形態に係る抵抗不良モニター装置におけるブロック内の様子を示す図である。 （ａ）は本発明の第４の実施形態に係る抵抗不良モニター装置の１チップ領域の平面図であり、（ｂ）は（ａ）に示す抵抗不良モニター装置がウェハ面内に均一に配置されている様子を示す図であり、（ｃ）は（ａ）に示す抵抗不良モニター装置におけるブロック内の様子を示す図であり、（ｄ）及び（ｅ）は（ａ）に示す抵抗不良モニター装置における抵抗不良評価パターンの平面図及び断面図であり、（ｆ）及び（ｇ）は（ａ）に示す抵抗不良モニター装置における第１の校正用パターンの平面図及び断面図であり、（ｈ）及び（ｉ）は（ａ）に示す抵抗不良モニター装置における第２の校正用パターンの平面図及び断面図である。 本発明の第５の実施形態に係る抵抗不良モニター装置におけるブロック内の様子を示す図である。 本発明の第６の実施形態に係る抵抗不良モニター装置におけるブロック内の様子を示す図である。 （ａ）は本発明の第７の実施形態に係る抵抗不良モニター方法における第２の工程で算出された電気的換算寸法ＥＣＤのウェハ面内分布を示す図であり、（ｂ）及び（ｃ）は当該ＥＣＤのウェハセンターチップ内分布及びウェハノッチ側チップ内分布を示す図である。 （ａ）及び（ｂ）はそれぞれ本発明の第７の実施形態に係る抵抗不良モニター方法における第３の工程でのプロットにより得られたグラフを示す図である。 （ａ）〜（ｅ）は本発明の第８の実施形態に係る抵抗不良モニター方法における抵抗不良評価パターンの抵抗値に対する補正の概念及び補正前後の抵抗値の違いを説明するための図である。 （ａ）は本発明の第８の実施形態に係る抵抗不良モニター方法における第１の工程で測定された抵抗不良評価パターンの抵抗値（補正前）のウェハ面内分布を示す図であり、（ｂ）は本発明の第８の実施形態に係る抵抗不良モニター方法における第２の工程で算出された抵抗不良評価パターンの抵抗値の補正値ＲＲ'(1)（寸法補正値）のウェハ面内分布を示す図である。 （ａ）は本発明の第８の実施形態に係る抵抗不良モニター方法における第２の工程で算出された抵抗不良評価パターンの抵抗値の補正値ＲＲ'(2)（シート抵抗補正値）のウェハ面内分布を示す図であり、（ｂ）は本発明の第８の実施形態に係る抵抗不良モニター方法における第２の工程で算出された抵抗不良評価パターンの抵抗値の補正値ＲＲ'(3)（寸法補正及びシート抵抗補正をした値）のウェハ面内分布を示す図である。 （ａ）〜（ｇ）は本発明の第９の実施形態に係る抵抗不良モニター装置の製造方法の各工程を示す断面図である。 （ａ）〜（ｈ）は本発明の第１０の実施形態に係る抵抗不良モニター装置の製造方法の各工程を示す断面図である。 （ａ）は本発明の第１１の実施形態に係るコンタクト抵抗不良モニター装置の１チップ領域の平面図であり、（ｂ）は（ａ）に示すコンタクト抵抗不良モニター装置がウェハ面内に均一に配置されている様子を示す図であり、（ｃ）は（ａ）に示す抵抗不良モニター装置におけるコンタクトチェーン抵抗パターンの一例を示す平面図であり、（ｄ）は（ｃ）のｃ−ｃ’線の断面図である。 本発明の第１１の実施形態に係るコンタクト抵抗不良モニター装置におけるコンタクトチェーン抵抗パターンのコンタクト数の設定方法を説明するための図である。 本発明の第１１の実施形態に係るコンタクト抵抗不良モニター装置の１チップ領域におけるコンタクトチェーン抵抗パターン数の設定方法を説明するための図である。 （ａ）は本発明の第１２の実施形態に係るコンタクト抵抗不良モニター装置におけるコンタクトチェーン抵抗パターンの一例を示す平面図であり、（ｂ）〜（ｄ）は本発明の第１２の実施形態に係るコンタクト抵抗不良モニター装置における第１校正用パターン群の一例を示す平面図である。 （ａ）は本発明の第１３の実施形態に係るコンタクト抵抗不良モニター装置におけるコンタクトチェーン抵抗パターンの一例を示す平面図であり、（ｂ）〜（ｄ）は本発明の第１３の実施形態に係るコンタクト抵抗不良モニター装置における第２校正用パターン群の一例を示す平面図である。 （ａ）は本発明の第１４又は第１５の実施形態に係るコンタクト抵抗不良モニター方法における第２の工程で作成されたグラフの一例を示す図であり、（ｂ）及び（ｃ）はそれぞれ本発明の第１４の実施形態に係るコンタクト抵抗不良モニター方法における第３の工程で作成されたグラフの一例を示す図である。 （ａ）〜（ｅ）は本発明の第１６の実施形態に係るコンタクト抵抗不良モニター装置の製造方法の各工程を示す断面図である。 従来の櫛状（Ｃｏｍｂ）及び蛇状（Ｓｅｒｐ）の配線パターンの一例を示す図である。 （ａ）は従来のコンタクトチェーン抵抗パターンの一例を示す平面図であり、（ｂ）は（ａ）におけるａ−ａ’線の断面図である。
符号の説明
１００ ウェハ
１０１ チップ
１０１Ａ ショット領域
１０２ 抵抗不良評価パターン
１０２ａ ライン部分
１０２ｂ 端子
１０３ 抵抗不良
１０４ ポリシリコン層
１０５ シリサイド層
１１０ 半導体集積回路装置
１１１ 抵抗素子
１２０ ブロック
１２１ 校正用パターン
１２１Ａ 第１の校正用パターン
１２１Ｂ 第２の校正用パターン
１２１Ｃ 第３の校正用パターン
１３１ シリコン基板
１３２ 絶縁膜
１３３ ポリシリコン電極
１３４ シリサイド層
１３５ サイドウォール絶縁膜
１３６ シリサイド化防止絶縁膜
１５１ 半導体基板
１５２ 第１の絶縁膜
１５３ シリコン膜
１５３Ａ パターニングされたシリコン膜
１５４ サイドウォール絶縁膜
１５５ 第２の絶縁膜
１５６ シリサイド層
１６１ 半導体基板
１６１ａ トレンチ
１６２ 第１の絶縁膜
１６２Ａ パターンニングされた第１の絶縁膜
１６３ 第２の絶縁膜
１６３Ａ トレンチ分離
１６４ 不純物層
１６５ 第３の絶縁膜
１６６ シリサイド層
２００ ウェハ
２０１ チップ
２０２ ブロック
２１１ 基板
２１２ 絶縁膜
２１３ 下層配線
２１４ 層間絶縁膜
２１５ コンタクト電極
２１５Ａ 不良コンタクト電極
２１６ 上層金属配線
２５１ シリコン基板
２５２ 絶縁膜
２５３ 第１の導電体膜
２５３Ａ 下地パターン
２５４ 層間絶縁膜
２５５ コンタクト電極
２５６ 上層金属配線

Claims (34)

  1. 集積回路装置の構成要素の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域毎に又は各ショット領域毎に、前記抵抗変動不良となる抵抗変動成分を測定できる評価パターンを有し、
    前記チップ領域の１つ又は前記ショット領域の１つに含まれる前記評価パターンの数は、前記集積回路装置の歩留まり予測ができるように設定されていることを特徴とする抵抗不良評価装置。
  2. 半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域毎に又は各ショット領域毎に、前記抵抗変動不良となる抵抗変動成分を測定できる長さを持つ抵抗不良評価パターンを有し、
    前記抵抗不良評価パターンの長さをＡとし、前記半導体集積回路装置に搭載された前記抵抗素子の合計長さをＢとすると、前記チップ領域の１つ又は前記ショット領域の１つに含まれる前記抵抗不良評価パターンの数は、Ｂ／Ａの１／１００倍以上で且つ１０倍以下であることを特徴とする抵抗不良評価装置。
  3. 半導体集積回路装置に搭載される抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、前記抵抗変動不良となる抵抗変動成分を測定できる長さを持つ抵抗不良評価パターンと、前記抵抗不良評価パターンの抵抗値を決定する寸法、膜厚及び抵抗率のうちの少なくとも１つを校正するために用いられる校正用パターンとを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする抵抗不良評価装置。
  4. 前記抵抗不良評価パターンの長さをＡとし、前記半導体集積回路装置に搭載された前記抵抗素子の合計長さをＢとすると、前記チップ領域の１つ又は前記ショット領域の１つに含まれる前記抵抗不良評価パターンの数は、Ｂ／Ａの１／１００倍以上で且つ１０倍以下であることを特徴とする請求項３に記載の抵抗不良評価装置。
  5. 前記抵抗不良評価パターン及び前記校正用パターンにはそれぞれ独立したプロービング用パッドが設けられていることを特徴とする請求項３に記載の抵抗不良評価装置。
  6. 前記抵抗不良評価パターンの長さＡは、
    抵抗変動不良が少なくとも１箇所で生じている前記抵抗不良評価パターンの第１の抵抗値と抵抗変動不良が存在しない前記抵抗不良評価パターンの第２の抵抗値との差である抵抗変動成分が前記第２の抵抗値に対して２％以上になるように設定されることを特徴とする請求項２〜５のいずれか１項に記載の抵抗不良評価装置。
  7. 前記抵抗素子は、ＭＯＳトランジスタ本体、バイポーラトランジスタ本体、ｐｎ接合ダイオード、ＭＯＳトランジスタのゲート電極配線若しくはソース／ドレイン不純物層、金属配線、不純物層と配線層とを接続するコンタクト、又は配線層同士を接続するビアであることを特徴とする請求項２〜６のいずれか１項に記載の抵抗不良評価装置。
  8. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、前記シリサイド層の断線に起因する前記抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層及び前記シリサイド層からなる抵抗不良評価パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層からなる第１校正用パターンとを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする抵抗不良評価装置。
  9. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、前記シリサイド層の断線に起因する前記抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層及び前記シリサイド層からなる抵抗不良評価パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子の５倍以上の幅の前記シリコン含有層からなる第２校正用パターンとを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする抵抗不良評価装置。
  10. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、前記シリサイド層の断線に起因する前記抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層及び前記シリサイド層からなる抵抗不良評価パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子の５倍以上の幅の前記シリコン含有層及び前記シリサイド層からなる第３校正用パターンとを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする抵抗不良評価装置。
  11. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、前記シリサイド層の断線に起因する前記抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層及び前記シリサイド層からなる抵抗不良評価パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層からなる第１校正用パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子の５倍以上の幅の前記シリコン含有層からなる第２校正用パターンとを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする抵抗不良評価装置。
  12. 前記各ブロックに、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗不良評価パターンと異なる２種類以上の幅の前記シリコン含有層及び前記シリサイド層からなる複数の他の抵抗不良評価パターンと、前記第１校正用パターンと同一の長さを持ち且つ前記第１校正用パターンと異なる２種類以上の幅の前記シリコン含有層からなる複数の他の第１校正用パターンとをさらに有していることを特徴とする請求項１１に記載の抵抗不良評価装置。
  13. 前記各ブロックに、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子の５倍以上の幅の前記シリコン含有層及び前記シリサイド層からなる第３校正用パターンをさらに有していることを特徴とする請求項１１又は１２に記載の抵抗不良評価装置。
  14. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに、前記シリサイド層の断線に起因する前記抵抗変動不良となる抵抗変動成分を測定できる長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層及び前記シリサイド層からなる抵抗不良評価パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子と同一の幅の前記シリコン含有層からなる第１校正用パターンと、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗素子の５倍以上の幅の前記シリコン含有層及び前記シリサイド層からなる第３校正用パターンとを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする抵抗不良評価装置。
  15. 前記抵抗不良評価パターンの長さＡは、
    抵抗変動不良が少なくとも１箇所で生じている前記抵抗不良評価パターンの第１の抵抗値と抵抗変動不良が存在しない前記抵抗不良評価パターンの第２の抵抗値との差である抵抗変動成分が前記第２の抵抗値に対して２％以上になるように設定され、
    前記半導体集積回路装置に搭載された前記抵抗素子の合計長さをＢとすると、前記チップ領域の１つ又は前記ショット領域の１つに含まれる前記抵抗不良評価パターンの数は、Ｂ／Ａの１／１０倍以上で且つ１０倍以下であることを特徴とする請求項８〜１４のいずれか１項に記載の抵抗不良評価装置。
  16. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、
    請求項１１に記載の抵抗不良評価装置を使用して、前記各ブロック内の前記抵抗不良評価パターン、前記第１校正用パターン及び前記第２校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する第１の工程と、
    前記第２校正用パターンの幅の設計値をＤＲとし、前記第１の工程で測定された前記第１校正用パターン及び前記第２校正用パターンのそれぞれの抵抗値をＲ１及びＲ２として、前記各ブロックにおける前記抵抗不良評価パターンの電気的換算寸法ＥＣＤを、
    ＥＣＤ＝ＤＲ×Ｒ２／Ｒ１
    に従って算出する第２の工程と、
    前記第２の工程で算出された前記電気的換算寸法ＥＣＤ及び前記第１の工程で測定された前記抵抗不良評価パターンの抵抗値ＲをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成するか、又は、
    前記抵抗不良評価パターンの長さをＡとして、前記各ブロックにおける前記抵抗不良評価パターンのシート抵抗値Ｒｓを、
    Ｒｓ＝Ｒ×ＥＣＤ／Ａ
    に従って算出し、算出された前記シート抵抗値Ｒｓ及び前記第２の工程で算出された前記電気的換算寸法ＥＣＤをそれぞれＹ軸及びＸ軸にプロットすることによってグラフを作成する第３の工程と、
    前記第３の工程で作成されたグラフに基づいて、前記抵抗不良評価パターンの抵抗値Ｒ又は前記シート抵抗値Ｒｓが離散的に上昇したポイントを抽出することにより、前記抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えていることを特徴とする抵抗不良評価方法。
  17. 前記各ブロックには、前記抵抗不良評価パターンと同一の長さを持ち且つ前記抵抗不良評価パターンと異なる２種類以上の幅の前記シリコン含有層及び前記シリサイド層からなる複数の他の抵抗不良評価パターンと、前記第１校正用パターンと同一の長さを持ち且つ前記第１校正用パターンと異なる２種類以上の幅の前記シリコン含有層からなる複数の他の第１校正用パターンとがさらに設けられており、
    前記第１の工程は、前記各ブロック内の前記各他の抵抗不良評価パターン及び前記各他の第１校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する工程を含むことを特徴とする請求項１６に記載の抵抗不良評価方法。
  18. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、
    請求項８に記載の抵抗不良評価装置を使用して、前記各ブロック内の前記抵抗不良評価パターン及び前記第１校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する第１の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記抵抗不良評価パターン及び前記第１校正用パターンのそれぞれの抵抗値をＲＲ及びｒ１とし、前記第１の工程で測定された前記ウェハ面内における全ての前記第１校正用パターンの抵抗値の平均値をｒ１(Ave) として、前記抵抗不良評価パターンの抵抗値ＲＲの補正値ＲＲ'(1)を、
    ＲＲ'(1)＝ＲＲ×ｒ１(Ave) ／ｒ１
    に従って算出する第２の工程と、
    前記第２の工程で算出された前記補正値ＲＲ'(1)の前記ウェハ面内又は前記各チップ領域内若しくは前記各ショット領域内における分布図を作成する第３の工程と、
    前記第３の工程で作成された前記分布図に基づいて、前記補正値ＲＲ'(1)が離散的に上昇したポイントを抽出することにより、前記抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えていることを特徴とする抵抗不良評価方法。
  19. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、
    請求項１０に記載の抵抗不良評価装置を使用して、前記各ブロック内の前記抵抗不良評価パターン及び前記第３校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する第１の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記抵抗不良評価パターン及び前記第３校正用パターンのそれぞれの抵抗値をＲＲ及びｒ３とし、前記第１の工程で測定された前記ウェハ面内における全ての前記第３校正用パターンの抵抗値の平均値をｒ３(Ave) として、前記抵抗不良評価パターンの抵抗値ＲＲの補正値ＲＲ'(2)を、
    ＲＲ'(2)＝ＲＲ×ｒ３(Ave) ／ｒ３
    に従って算出する第２の工程と、
    前記第２の工程で算出された前記補正値ＲＲ'(2)の前記ウェハ面内又は前記各チップ領域内若しくは前記各ショット領域内における分布図を作成する第３の工程と、
    前記第３の工程で作成された前記分布図に基づいて、前記補正値ＲＲ'(2)が離散的に上昇したポイントを抽出することにより、前記抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えていることを特徴とする抵抗不良評価方法。
  20. 半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線及びソース／ドレイン不純物層のうちの少なくとも一方であり且つシリコン含有層とその上に形成されたシリサイド層とからなる抵抗素子の抵抗変動不良を評価する評価方法であって、
    請求項１４に記載の抵抗不良評価装置を使用して、前記各ブロック内の前記抵抗不良評価パターン、前記第１校正用パターン及び前記第３校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する第１の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記抵抗不良評価パターン、前記第１校正用パターン及び前記第３校正用パターンのそれぞれの抵抗値をＲＲ、ｒ１及びｒ３とし、前記第１の工程で測定された前記ウェハ面内における全ての前記第１校正用パターンの抵抗値及び全ての前記第３校正用パターンの抵抗値のそれぞれの平均値をｒ１(Ave) 及びｒ３(Ave) として、前記抵抗不良評価パターンの抵抗値ＲＲの補正値ＲＲ'(1)、補正値ＲＲ'(2)及び補正値ＲＲ'(3)をそれぞれ、
    ＲＲ'(1)＝ＲＲ×ｒ１(Ave) ／ｒ１
    ＲＲ'(2)＝ＲＲ×ｒ３(Ave) ／ｒ３
    ＲＲ'(3)＝ＲＲ×ｒ１(Ave) ×ｒ３(Ave) ／（ｒ１×ｒ３）
    に従って算出する第２の工程と、
    前記第２の工程で算出された前記補正値ＲＲ'(1)、前記補正値ＲＲ'(2)及び前記補正値ＲＲ'(3)のそれぞれの前記ウェハ面内又は前記各チップ領域内若しくは前記各ショット領域内における分布図を作成する第３の工程と、
    前記第３の工程で作成された前記各分布図に基づいて、前記補正値ＲＲ'(1)、前記補正値ＲＲ'(2)及び前記補正値ＲＲ'(3)が離散的に上昇したポイントを抽出することにより、前記抵抗不良評価パターンの抵抗変動不良の検出を行なう第４の工程とを備えていることを特徴とする抵抗不良評価方法。
  21. 前記第２の工程において、前記平均値ｒ１(Ave) に代えて、前記第１の工程で測定された前記チップ領域の１つ若しくは前記ショット領域の１つにおける全ての前記第１校正用パターンの抵抗値の平均値ｒ１shot(Ave) 、又は前記第１の工程で測定された前記ブロックの１つにおける全ての前記第１校正用パターンの抵抗値の平均値ｒ１block(Ave)を用いることを特徴とする請求項１８又は２０に記載の抵抗不良評価方法。
  22. 前記第２の工程において、前記平均値ｒ３(Ave) に代えて、前記第１の工程で測定された前記チップ領域の１つ若しくは前記ショット領域の１つにおける全ての前記第３校正用パターンの抵抗値の平均値ｒ３shot(Ave) 、又は前記第１の工程で測定された前記ブロックの１つにおける全ての前記第３校正用パターンの抵抗値の平均値ｒ３block(Ave)を用いることを特徴とする請求項１９又は２０に記載の抵抗不良評価方法。
  23. 請求項３〜１５のいずれか１項に記載の抵抗不良評価装置の製造方法であって、
    評価対象となる前記抵抗素子は、前記半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するゲート電極配線であって、
    前記ウェハよりなる基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上にシリコン含有層を堆積する工程と、
    第１のマスクパターンを用いて前記シリコン含有層に対してエッチングを行なうことにより、前記シリコン含有層を前記抵抗不良評価パターン及び前記校正用パターンのそれぞれの形状にパターンニングする工程と、
    パターニングされた前記シリコン含有層の側面にサイドウォールを形成した後、シリサイド化を防止するための第２の絶縁膜を堆積する工程と、
    第２のマスクパターンを用いて前記第２の絶縁膜に対してエッチングを行なうことにより、前記第２の絶縁膜を除去したシリサイド化領域と、前記第２の絶縁膜を残存させたシリサイド化防止領域とを設定する工程と、
    サリサイドプロセスを用いて前記シリサイド化領域の前記シリコン含有層の上部にシリサイド層を形成することによってゲート電極配線を形成する工程とを備えていることを特徴とする抵抗不良評価装置の製造方法。
  24. 請求項３〜１５のいずれか１項に記載の抵抗不良評価装置の製造方法であって、
    評価対象となる前記抵抗素子は、前記半導体集積回路装置に搭載されるＭＯＳトランジスタを構成するソース／ドレイン不純物層であって、
    前記ウェハよりなる半導体基板上に第１の絶縁膜を形成する工程と、
    第１のマスクパターンを用いて前記第１の絶縁膜に対してエッチングを行なうことにより、前記第１の絶縁膜を前記抵抗不良評価パターン及び前記校正用パターンのそれぞれの形状にパターンニングする工程と、
    パターニングされた前記第１の絶縁膜をマスクとして、前記半導体基板に対してエッチングを行なってトレンチを形成する工程と、
    前記トレンチ内に第２の絶縁膜を埋め込む工程と、
    ＣＭＰにより前記第２の絶縁膜の表面を平坦化した後、前記第１の絶縁膜を除去してトレンチ分離を形成する工程と、
    前記トレンチ分離が形成されていない前記半導体基板の露出表面部に対して不純物を導入することによって不純物層を形成した後、前記半導体基板上に、シリサイド化を防止するための第３の絶縁膜を堆積する工程と、
    第２のマスクパターンを用いて前記第３の絶縁膜に対してエッチングを行なうことにより、前記第３の絶縁膜を除去したシリサイド化領域と、前記第３の絶縁膜を残存させたシリサイド化防止領域とを設定する工程と、
    サリサイドプロセスを用いて前記シリサイド化領域の前記不純物層の上部にシリサイド層を形成することによってソース／ドレイン不純物層を形成する工程とを備えていることを特徴とする抵抗不良評価装置の製造方法。
  25. 半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価するためにウェハ上に設けられた評価装置であって、
    前記ウェハの各チップ領域毎に又は各ショット領域毎に、前記抵抗変動不良となる抵抗変動成分を測定できるコンタクト数を持つコンタクトチェーン抵抗パターンを有し、
    前記コンタクトチェーン抵抗パターンのコンタクト数をｎとし、前記半導体集積回路装置に搭載された前記コンタクトの総数をＮとすると、前記チップ領域の１つ又は前記ショット領域の１つに含まれる前記コンタクトチェーン抵抗パターンの数は、Ｎ／ｎの１／１０倍以上で且つ１０倍以下であることを特徴とするコンタクト不良評価装置。
  26. 前記コンタクトチェーン抵抗パターンは、前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに配置されており、
    前記各ブロックにおける前記コンタクトチェーン抵抗パターンの近傍に、前記コンタクトチェーン抵抗パターンの抵抗値を決定する下地パターンの抵抗値を校正するために用いられ且つ評価対象のコンタクト間パターン長Ｌと同等のコンタクト間パターン長Ｌ１、前記コンタクト間パターン長Ｌ１よりも長いコンタクト間パターン長Ｌ２及び前記コンタクト間パターン長Ｌ２よりも長いコンタクト間パターン長Ｌ３のそれぞれを持つ複数の第１校正用パターンを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする請求項２５に記載のコンタクト不良評価装置。
  27. 前記コンタクトチェーン抵抗パターンは、前記ウェハの各チップ領域又は各ショット領域を区画する複数のブロックのそれぞれに配置されており、
    前記各ブロックにおける前記コンタクトチェーン抵抗パターンの近傍に、評価対象のコンタクト径ｄよりも小さいコンタクト径ｄ１、前記コンタクト径ｄと同等のコンタクト径ｄ２及び前記コンタクト径ｄよりも大きいコンタクト径ｄ３のそれぞれを持つ複数の第２校正用パターンを有し、
    前記ウェハ面内及び前記各チップ領域又は前記各ショット領域のそれぞれの内部において前記各ブロックは均一に配置されていることを特徴とする請求項２５に記載のコンタクト不良評価装置。
  28. 前記コンタクトチェーン抵抗パターンのコンタクト数ｎは、
    抵抗変動不良が少なくとも１箇所で生じている前記コンタクトチェーン抵抗パターンの第１の抵抗値と前記抵抗変動不良が存在しない前記コンタクトチェーン抵抗パターンの第２の抵抗値との差である抵抗変動成分が前記第１の抵抗値に対して１％以上になるように設定されることを特徴とする請求項２５〜２７のいずれか１項に記載のコンタクト不良評価装置。
  29. 前記コンタクトは、コンタクトホール内に高融点金属膜又は金属膜を埋め込むことによって形成されたコンタクト電極であることを特徴とする請求項２５〜２８のいずれか１項に記載のコンタクト不良評価装置。
  30. 前記コンタクトの下地パターンは、ゲート電極配線層、ソース／ドレイン不純物層又は下層金属配線層であることを特徴とする請求項２５〜２９のいずれか１項に記載のコンタクト不良評価装置。
  31. 半導体集積回路装置に搭載されるコンタクトの抵抗変動不良を評価する評価方法であって、
    請求項２６に記載のコンタクト不良評価装置を使用して、前記各ブロック内の前記コンタクトチェーン抵抗パターン及び前記各第１校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する第１の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記各第１校正用パターンの抵抗値を前記コンタクト間パターン長Ｌ１、Ｌ２及びＬ３のそれぞれについてｒ１、ｒ２及びｒ３として、前記コンタクト間パターン長Ｌ１、Ｌ２及びＬ３並びに前記各第１校正用パターンの抵抗値ｒ１、ｒ２及びｒ３をそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成し、作成したグラフのＹ切片の値から、当該ブロックにおける前記コンタクトチェーン抵抗パターンを構成するコンタクトの１つ当たりの抵抗値ｒｃを算出する第２の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記コンタクトチェーン抵抗パターンの抵抗値をＲｃとして、前記第２の工程で算出された前記コンタクトの１つ当たりの抵抗値ｒｃ及び前記コンタクトチェーン抵抗パターンの抵抗値ＲｃをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成するか、又は、
    前記第２の工程で算出された前記コンタクトの１つ当たりの抵抗値ｒｃ及び単位面積当たりのコンタクト抵抗値ρｃを用いて、前記各ブロックにおける電気的換算コンタクト径ｄを、
    ｄ＝（ρｃ／（π×ｒｃ））1/2
    に従って算出すると共に、前記第１の工程で測定された前記各ブロックにおける前記コンタクトチェーン抵抗パターンの抵抗値をＲｃとして、算出された電気的換算コンタクト径ｄ又はその逆数及び前記コンタクトチェーン抵抗パターンの抵抗値ＲｃをそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成する第３の工程と、
    前記第３の工程で作成されたグラフに基づいて、前記コンタクトチェーン抵抗パターンの抵抗値Ｒｃが離散的に上昇したポイントを抽出することにより、前記コンタクトチェーン抵抗パターンの抵抗変動不良の検出を行なう第４の工程とを備えていることを特徴とするコンタクト不良評価方法。
  32. 半導体集積回路装置に搭載されているコンタクトの抵抗変動不良を評価する評価方法であって、
    請求項２６に記載のコンタクト不良評価装置を使用して、前記各ブロック内の前記コンタクトチェーン抵抗パターン及び前記各第１校正用パターンのそれぞれの抵抗値を、前記ウェハ面内及び前記各チップ領域内又は前記各ショット領域内における複数の箇所で測定する第１の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記各第１校正用パターンの抵抗値を前記コンタクト間パターン長Ｌ１、Ｌ２及びＬ３のそれぞれについてｒ１、ｒ２及びｒ３として、前記コンタクト間パターン長Ｌ１、Ｌ２及びＬ３並びに前記各第１校正用パターンの抵抗値ｒ１、ｒ２及びｒ３をそれぞれＸ軸及びＹ軸にプロットすることによってグラフを作成し、作成したグラフの傾きの値から、当該ブロックにおける前記コンタクトチェーン抵抗パターンの前記下地パターンの単位長さ当たり抵抗値Ｒｕを算出する第２の工程と、
    前記第１の工程で測定された前記各ブロックにおける前記コンタクトチェーン抵抗パターンの抵抗値をＲｃとし、前記第２の工程で算出された前記ウェハ面内における全ての前記コンタクトチェーン抵抗パターンの前記下地パターンの単位長さ当たり抵抗値Ｒｕの平均値をＲｕ(Ave) として、前記コンタクトチェーン抵抗パターンの抵抗値Ｒｃの補正値Ｒｃ’を、
    Ｒｃ’＝Ｒｃ×Ｒｕ(Ave) ／Ｒｕ
    に従って算出する第３の工程と、
    前記第３の工程で算出された前記補正値Ｒｃ’の前記ウェハ面内又は前記各チップ領域内若しくは前記各ショット領域内における分布図を作成する第４の工程と、
    前記第４の工程で作成された前記分布図に基づいて、前記補正値Ｒｃ’が離散的に上昇したポイントを抽出することにより、前記コンタクトチェーン抵抗パターンの抵抗変動不良の検出を行なう第５の工程とを備えていることを特徴とするコンタクト不良評価方法。
  33. 前記第３の工程において、前記平均値Ｒｕ(Ave) に代えて、前記第２の工程で算出された前記チップ領域の１つ若しくは前記ショット領域の１つにおける全ての前記コンタクトチェーン抵抗パターンの前記下地パターンの単位長さ当たり抵抗値Ｒｕの平均値Ｒｕshot(Ave) 、又は前記第２の工程で算出された前記ブロックの１つにおける全ての前記コンタクトチェーン抵抗パターンの前記下地パターンの単位長さ当たり抵抗値Ｒｕの平均値Ｒｕblock(Ave)を用いることを特徴とする請求項３２に記載のコンタクト不良評価方法。
  34. 請求項２６〜３０のいずれか１項に記載のコンタクト不良評価装置の製造方法であって、
    前記ウェハよりなる基板上に、前記コンタクトチェーン抵抗パターン及び前記校正用パターンのそれぞれの下地パターンを形成する工程と、
    前記下地パターンが形成された前記基板上に絶縁膜を形成する工程と、
    前記絶縁膜に、前記各下地パターンに達する複数のホールを形成する工程と、
    前記各ホールに導電体膜を埋め込んで複数のコンタクトを形成する工程と、
    前記各コンタクトの上及び前記絶縁膜の上に上層配線を形成する工程とを備えていることを特徴とするコンタクト不良評価装置の製造方法。
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