JP4789747B2

JP4789747B2 - 半導体装置及びその下層導電パターンのシート抵抗の測定方法

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Publication number: JP4789747B2
Application number: JP2006221606A
Authority: JP
Inventors: 英雄坂元
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-08-15
Filing date: 2006-08-15
Publication date: 2011-10-12
Anticipated expiration: 2026-08-15
Also published as: US20080284452A1; JP2008047682A; US7626402B2

Description

本発明は、半導体装置及びその下層導電パターンのシート抵抗の測定方法に関し、特に、下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成された素子を含んだ半導体装置及び前記下層導電パターンのシート抵抗の測定方法に関する。

プロセスの微細化が進んだ今日、半導体基板上に作りこまれた素子の正確な寄生効果の抽出の重要性が増大している。特に、アナログ回路設計においては、寄生効果がチップ全体の電力や電気的な動作に大きな影響を及ぼすところは大きく、正確な寄生効果を測定し、その結果を用いて精度の高い回路シミュレーション実行することが重要になっている。

例えば、特開２００１−３１３３２３号公報には、ＭＯＳＦＥＴのソースドレイン拡散層のシート抵抗値、特に、ゲート長方向のシート抵抗値とゲート電極と重なる部分における抵抗値を測定できるようにした評価パターンが開示されている。

特開２００１−３１３３２３号公報

ところで、素子の中には、同一基板上にトランジスタ等を作りこむための製造プロセス上の制約から、その下部導電パターン（下部電極）上に、大小２種の寄生抵抗値を有するものがあり、下部導電パターン（下部電極）の低抵抗部分の影響を受けてしまうため、高抵抗部分のシート抵抗値を見積もることは難しいという問題点がある。

以下、上記問題点が顕著に現れるＰＩＰ（Ｐｏｌｙ／Ｉｎｓｕｌａｔｏｒ／Ｐｏｌｙ）容量素子の例を挙げて、詳説する。

＜ＰＩＰ容量素子の構造＞
図６は、ＰＩＰ容量素子の平面模式図（ａ）及び断面模式図（ｂ）である。ＰＩＰ容量素子は、シリコン基板上に成膜したシリコン酸化膜上に形成する。多結晶シリコンで形成された上部電極１４及び下部電極１３（膜厚１５０〜３００ｎｍ程度）に挟まれたＳｉＯ２誘電体膜１５（膜厚１０〜４０ｎｍ程度）で容量実効部を形成する。回路設計時には、所望の容量を充たすように容量実効部分の表面積を決定する。上部電極１４及び下部電極１３は、上層配線１９にコンタクト１６を介して電気的に接続される。

＜ＰＩＰ容量素子の製造プロセス＞
図７は、ＰＩＰ容量素子の製造プロセスフロー図である。以下、図６、図７を参照して、上記したＰＩＰ容量素子の製造フローについて説明する。

まず、シリコン基板１１の上面全面にシリコン酸化膜１２を設け、その上面全面にＰＩＰ容量素子の下部電極１３を成膜する（ステップＳ００１）。

次に、下部電極１３の上面全面に誘電体膜（酸化膜）１５を成膜する（ステップＳ００２）。

次に、誘電体膜（酸化膜）１５の上、全面に上部電極１４を成膜する（ステップＳ００３）。

次に、上部電極１４の上にフォトレジストを所定の形状に形成し、上部電極１４を所定の形状にエッチングする（ステップＳ００４）。

上部電極１４のエッチングに引き続いて、誘電体膜（酸化膜）１５も所定の形状にエッチングする（ステップＳ００５）。

次に、フォトレジストを除去した後、残る上部電極１４と露出した下部電極１３の一部を覆うようにフォトレジストを所定の形状に再度形成し、下部電極１３を所定の形状にエッチングする（ステップＳ００６）。

次に、フォトレジストを除去し、露出する上部電極１４の表面及び下部電極１３の表面（図６の符号１８で示した部分）をシリサイド化し、低抵抗にする処理が行われる（ステップＳ００７）。このとき、下部電極１３の表面のうち、表面が誘電体膜（酸化膜）１５及び上部電極１４で覆われている部分は低抵抗化しない。

最後に、全面を絶縁膜で覆い、その表面を平坦化した後、絶縁膜の表面からそれぞれ、下部電極１３、上部電極１４の表面に達するコンタクト１６を形成し、コンタクト１６に接続する上層配線１９を絶縁膜の上に設けて図６のＰＩＰ容量素子を完成させる。

上記ステップＳ００７のシリサイド化処理において、下部電極１３のうち上部電極１４とオーバーラップする部分は低抵抗化されないため、ＰＩＰ容量素子は、下部電極上に２種の寄生抵抗値を有することとなる。そして、これらの抵抗値は約２桁程度異なり、ＰＩＰ容量素子の高周波特性に大きく寄与するため、どちらの値も正確に測定し、その結果をシミュレーションに提供する必要がある。しかしながら、高抵抗側の寄生抵抗を測定しようとすると、上記のとおり低抵抗部分が短絡して測定値に含まれてしまうため、高抵抗部分の正確な抵抗値の測定が困難となる。

なお、上記シリサイド化処理は、同一ウェハ上に混載するトランジスタのゲート電極、ソース、ドレイン、コンタクトの寄生抵抗及び接触抵抗を下げるために必要であり、また、その製造プロセス上、上部電極成膜後に実施せざるを得ないという制約がある。

以上の前提の下で、本願出願人は、上記下部電極上の２種の寄生抵抗値を測定するための測定パターンを検討した。以下、これらの測定パターンの問題点について説明する。

＜検討した測定パターン１＞
図８は、検討した測定パターン１の平面模式図（ａ）及び断面模式図（ｂ）である。断面図（ｂ）に示したように、測定パターン１は、シリサイド処理の際に、コンタクト１６間に低抵抗部分（シリサイド部）が形成されないよう、上部電極１４により、下部電極１３を横切るよう覆ったようなレイアウトとなっている。つまり、シリサイド部分の短絡する電流経路を上部電極１４で遮断することで、下部電極１３の高抵抗部分を測定する際における、低抵抗部分（シリサイド部）による短絡成分が表れないようにし、高抵抗部分の抵抗値を正確に測定することを可能にする。なお、測定パターン１では、測定起因の寄生抵抗成分を減らすために、測定用上層配線２０と下部電極１３を電気的に繋げるコンタクト１６の数を、できるだけ多く配置している。

＜検討した測定パターン１の問題点＞
測定パターン１を作成するには、少なくとも図８の横（幅）方向において下部電極１３を上部電極１４より小さく形成しなければならない。しかしながら、上述した図７の製造フローは、下部電極１３、誘電体膜（酸化膜）１５、上部電極１４を全面に成膜し、次いで上層から、上部電極１４、誘電体膜（酸化膜）１５の順にエッチングを行なうことにより露出した下部電極１３のエッチングが可能となる。従って、図７に示す製造フローでは、下部電極１３を上部電極１４より小さく生成することができない。

もし、下部電極１３を上部電極１４より小さく形成しようとするならば、図７の製造フロー中の工程の入れ替えが必要となる。例えば、下部電極成膜（ステップＳ００１）、パターン形成（エッチング）（ステップＳ００６）の後に、酸化膜成膜（ステップＳ００２）→上部電極成膜（ステップＳ００３）→上部電極エッチング（ステップＳ００４）の順番に入れ替えることが考えられる。

しかしながら、上記のような工程の入れ替えは、ＰＩＰ容量素子の製造プロセスフローの工程順序の入れ替えも意味し、また同一ウェハの素子への影響も大であり、容認し難い。また、測定パターン作成のためのプロセス開発が必要となり、開発ＴＡＴ・開発コストへの観点からしても、この測定パターンは得策ではない。

更にいえば、通常のＰＩＰ容量素子の製造工程とは異なった製造プロセスとなってしまうため、ＰＩＰ容量製造工程での下部電極のシート抵抗を正確にモニタすることもできないという問題点を孕んでいる。

＜検討した測定パターン２＞
図９は、検討した測定パターン２の平面模式図（ａ）及び断面模式図（ｂ）である。測定パターン１との相違点は、既存の製造フローの入れ替えが不要となるよう、上部電極１４の幅（図９のＡ−Ｂ方向）を、下部電極１３の幅と一致させたことにある。この測定パターン２も、コンタクト１６間に低抵抗部分（シリサイド部）が形成されないようになっており、高抵抗部分の抵抗値を正確に測定することが可能であると考えられる。

＜検討した測定パターン２の問題点＞
しかしながら、測定パターン２を作成するには、上部電極１４と下部電極１３の両端が一致するようオンラインでパターンニングしなければならないが、プロセス上、下部電極１３と上部電極１４とをずれることなくパターン形成することは、技術的に極めて困難である。

完全なるオンラインでのパターンニングは難しく、製造上で多少なりともマスクの目ズレが発生することを考えると、図１０に示すように、従来構成と同様に、低抵抗部分が発生してしまう。

図１０（ａ）は、図７の製造フローで、ステップＳ００４の上部電極１４のエッチングが終了し、下部電極１３のエッチングのために、レジスト２１を形成した時点の断面模式図である。同図では、マスクが目ズレしており、上部電極１４の左側に、下部電極１３を覆うように、下部電極形成時のレジスト２１がはみ出して形成されている。

図１０（ｂ）は、図７の製造フローで、下部電極１３のエッチングが完了した時点の断面模式図である。上記目ズレの結果、レジスト２１は上部電極１４をマスクしきれず、下部電極１３のエッチング工程で上部電極１４の縁（図の右縁）を過剰にエッチングすることとなり、上部電極１４の縁（図の右縁）が、下部電極１３の縁（図の右縁）より内側にずれてしまっている。下部電極１３上に形成されたレジスト２１により、エッチングできない部分が発生し、下部電極１３の縁（図の左縁）が、上部電極１４の縁（図の左縁）より外側にずれてしまっている。

図１０（ｃ）は、図７の製造フローで、下部電極１３のエッチング後レジスト２１を除去した時点の断面模式図である。最終的には、同図に表されたように、下部電極１３に露出部分が生じ、低抵抗部分（シリサイド部）が形成されてしまう。

従って、目ズレが多かれ少なかれ生ずるとの前提の下では、測定パターン２によっても、下部電極のシート抵抗を正確にモニタすることができないのである。

以上のように、上記２つの測定パターンは、測定パターンの作成が困難か、もしくは低抵抗部分に短絡電流経路を完全に遮断できないため、正確に下部電極の抵抗値を測定することができない。そこで、上記低抵抗部分（シリサイド部）による低抵抗成分の存在を前提とし、これを解析的に取り除き、高抵抗部分のシート抵抗値を求めることのできる測定パターン及びこれを用いた解析の手法を提案する。

本発明の第１の視点によれば、下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成された容量素子を含んだ半導体装置であって、前記上層の導電パターンに、複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンを、少なくとも２通り以上の開口部間距離Ｌにつき、少なくとも２通り以上の開口部幅Ｗの組み合わせで、計４通り以上形成したこと、を特徴とする半導体装置が提供される。

本発明の第２の視点によれば、下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成された容量素子を含む半導体装置における前記下層導電パターンのシート抵抗の測定方法であって、前記上層の導電パターンに、複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンが、少なくとも２通り以上の開口部間距離Ｌにつき、少なくとも２通り以上の開口部幅Ｗの組み合わせで、計４通り以上形成された前記評価用パターンの前記コンタクト間の抵抗値をそれぞれ測定し、前記開口部間距離Ｌ及び開口部幅Ｗの相違による測定値の違いを利用して、前記上層導電パターンに覆われている部分の下層導電パターンのシート抵抗を求めること、を特徴とするシート抵抗の測定方法が提供される。

また、本発明は、下部電極の周辺部が中心部に対して低抵抗となるような上記ＰＩＰ容量素子のシート抵抗の測定に好適である。

本発明によれば、既存の半導体製造フローでは高抵抗領域と低抵抗領域の発生が不可避である素子の導電パターンについて、その低抵抗領域の影響を受けずに、高抵抗部分のシート抵抗を正確に測定することが可能となる。

続いて、本発明を実施するための最良の形態について図面を参照して詳細に説明する。

［測定パターン（評価用パターン）の構成］
図１は、本発明の第１の実施形態に係る測定パターン（評価用パターン）の平面模式図（ａ）及び断面模式図（ｂ）である。本実施形態に係る測定パターンは、構造的には、ＰＩＰ容量素子と略同様の構成からなり、図７に示した製造フローにより作成される。抵抗測定用に追加されている点は、図１に示すように、上部電極１４及び誘電体膜（酸化膜）１５に、長さＸ、幅Ｗからなる四角形のコンタクトホール（開口部）１７を複数開口し、下部電極１３がコンタクト１６を介して上層の測定用配線２０と電気的に接続されている点である。

下部電極１３は、抵抗測定値への影響を極力小さくするよう、上層の上部電極１４及び誘電体膜（酸化膜）１５からの露出幅（上部電極１４の外縁から下部電極１３の外縁までの距離）Ｚを有するシリサイド化領域１８が最小面積となるよう、レイアウトされる。

コンタクトホール（開口部）１７は、抵抗測定値に含まれるシリサイド部分の影響が最小限となるように、上部電極１４の縁から十分（図１のＹ）離して配置する。上部電極１４の縁からコンタクトホール（開口部）１７の縁までの距離Ｙは、後記するコンタクトホール（開口部）１７間の距離Ｌよりも大きく、かつ、コンタクトホール（開口部）１７の長さ（幅Ｗと直交する方向の径）Ｘより大きく、かつ、下部電極１３の上部電極１４からの露出幅Ｚよりも大きいことが望ましく、例えば、２０μｍ以上とすることにより、シリサイド部分の影響を抑えることができる。また、コンタクトホール（開口部）１７の長さＸは、例えば、２μｍとすることができる。

また、コンタクトホール（開口部）１７内には、測定起因の寄生抵抗成分を減らせるよう、設計基準上許される最大数のコンタクト１６を敷き詰めて配置する。

次項［下部電極高抵抗部分の解析手順］で説明するが、解析的に高抵抗部の抵抗値を正確に見積もるため、コンタクトホール（開口部）１７間の距離Ｌ及び幅Ｗで規定されるコンタクトホール（開口部）１７間の四角形面積（Ｗ＊Ｌ）を変動させる必要がある。そのため、最低コンタクトホール１７間の四角形のＷ寸法２種類、Ｌ寸法がそれぞれ異なる少なくとも４つ以上の測定パターンを作成する。なお、前記４つ以上の測定パターン間において、前記コンタクトホール１７間の四角形面積（Ｗ＊Ｌ）以外は変化させないものとする。

図２は、前記測定パターンのＷ、Ｌの水準表の例である。この水準表では、コンタクトホール（開口部）１７間の距離Ｌが２水準（２μｍ、５μｍ）につき、それぞれコンタクトホール（開口部）１７の幅Ｗが３水準（２μｍ、４μｍ、１０μｍ）設定されており、計６パターン作ることができる。以下、同図の６パターンを用いて測定するものとして説明するが、前記したように、少なくともＮｏ１〜Ｎｏ３の組みあわせから２パターン、Ｎｏ４〜Ｎｏ６の組みあわせから２パターンの計４パターンの測定パターンを作りこみ、これらの抵抗値を測定することによって、下部電極１３の高抵抗部分のシート抵抗を求めることが可能である。

［下部電極高抵抗部分の解析手順］
まず、下部電極１３の抵抗測定値は、２つのコンタクトホール（開口部）１７間を流れる電流経路の抵抗が抵抗値Ｒ_{（ｍｅａｓｕｒｅ）}として測定される。その測定される抵抗値Ｒ_{（ｍｅａｓｕｒｅ）}は、図３に記すように、コンタクトホール（開口部）１７間の四角形部分の抵抗成分Ｒ１、コンタクトホール１７側辺（上部電極１４のオーバーラップ部分）を回り込む抵抗成分Ｒ２、下部電極１３のシリサイド部分を介して回り込む抵抗成分Ｒ３の３種類の抵抗成分が含まれる。

これら各抵抗成分は、並列に接続されていると考えることができるため、抵抗値Ｒ_{（ｍｅａｓｕｒｅ）}は、次式（１）のように表わすことができる。

そして、図２に例示した６通りの同一基板上の測定パターンそれぞれの上記抵抗値Ｒ_{（ｍｅａｓｕｒｅ）}を用いて、下部電極高抵抗部のシート抵抗値ρｓを正確に取り出すことができる。

図４は、測定パターンのコンタクトホール（開口部）１７間に流れる電流のＷ依存性を表した図である。同図の縦軸はコンタクトホール（開口部）１７間を流れる電流に比例する値１／Ｒ_{（ｍｅａｓｕｒｅ）}であり、横軸は、コンタクトホール（開口部）１７の幅Ｗである。同図に示されたように、コンタクトホール（開口部）１７間に流れる電流は、Ｗが大きくなるのに比例して増加する。

このとき、上式（１）でコンタクトホール（開口部）１７の幅Ｗに対して変動するのは抵抗成分Ｒ１のみであり、抵抗成分Ｒ２、Ｒ３は一定値となる。これは、コンタクトホール（開口部）１７の幅Ｗのみが異なる測定パターン間では、Ｗ以外の形状・寸法は一定にしていることから明らかである。

よって、このときの傾きの逆数が、Ｗ＝１μｍ当たりの抵抗値Ｒ_{（ｗ＝１μｍ）}となる。このＷ＝１μｍ当たりの抵抗値Ｒ_{（ｗ＝１μｍ）}には、Ｗ＝１μｍ当たりに敷き詰められる両側のコンタクト抵抗が含まれている。また、縦軸切片（Ｗ＝０）で１／Ｒ＝０とならない。これは、回り込み抵抗成分Ｒ２、Ｒ３を流れる電流値が見えているためである。

以上のことから、コンタクトホール（開口部）１７間を流れる電流は、次式（２）のように表せ、切片と傾きからコンタクトホール（開口部）１７間の四角形部分を流れる成分（式（１）のＲ１）と、それ以外を回り込む成分（式（１）のＲ２、Ｒ３）とに分離することができる。

図４のグラフの傾きの逆数より求めたＷ＝１μｍあたりの抵抗値Ｒ_{（ｗ＝１μｍ）}を、コンタクトホール（開口部）１７間の距離Ｌでプロットすると図５のとおりとなる。同図に示されたように、コンタクトホール（開口部）１７間の距離Ｌが大きくなるのに比例して、Ｗ＝１μｍあたりの抵抗値は大きくなる。このときの傾きが、次式（３）の下部電極１３の高抵抗部分のシート抵抗値ρｓとなる。

なお、縦軸切片（Ｌ＝０）のとき、抵抗値Ｒ_{（ｗ＝１μｍ）}は０とならない。これは、コンタクト抵抗、上層測定配線抵抗、パッド／測定針間の接触抵抗等の測定起因の寄生抵抗（片側測定：Ｒ_ｐ）が見えているためである。

以上、式（２）及び式（３）の切片値によって、抵抗の回り込み成分Ｒ_ｔと、測定起因の寄生抵抗Ｒ_ｐを分離することによって、下部電極１３の高抵抗部分のシート抵抗値ρｓを正確に抽出することが可能となる。

以上説明したように、本発明に係る測定パターンによれば、ＰＩＰ容量素子等の下部電極寄生抵抗（高抵抗部分）を、正確に見積もることができる。更に、本発明に係る測定パターンは、ＰＩＰ容量素子等の既存のプロセス条件で作成が可能であり、余計な開発コスト・開発ＴＡＴを必要としない点も大きな利点である。

以上、本発明の好適な実施形態について説明したが、導電パターン間に絶縁層を挟んで構成された素子を含んだ半導体装置の前記上層の導電パターンに、開口部間にＷ及びＬで規定される略矩形状の領域（四角形領域）が形成されるよう、開口部間距離Ｌ、開口部幅Ｗを有する複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンを、前記Ｌ及びＷをそれぞれ２水準以上設定した少なくとも４パターン（２×２）以上形成するという本発明の要旨を逸脱しない範囲で、各種の変形を加えることが可能であることはいうまでもない。例えば、上記した実施形態では、ＰＩＰ容量素子の例を挙げて説明したが、その他の同様の構造を有する素子の評価にも適用可能であることはいうまでもない。

また、上記した実施形態では、６通りの測定パターンを用いた例を挙げて説明したが、図４、図５のグラフの傾きと縦軸切片を求めるには、少なくとも４パターンあれば足り、６パターン以上とすればより精緻な測定ができることはいうまでもない。

本発明の第１の実施形態に係る測定パターンの平面模式図（ａ）及び断面模式図（ｂ）である。測定パターンのＷ、Ｌの水準表の一例である。本発明の第１の実施形態に係る測定パターンのコンタクトホール（開口部）間を流れる電流経路を表した図である。本発明の第１の実施形態に係る測定パターンのコンタクトホール（開口部）間に流れる電流のＷ依存性を表した図である。本発明の第１の実施形態に係る測定パターンにおけるＷ＝１μｍあたりの抵抗値のＬ依存性を表した図である。ＰＩＰ容量素子の平面模式図（ａ）及び断面模式図（ｂ）である。ＰＩＰ容量素子の製造プロセスフロー図である。検討した測定パターン１の平面模式図（ａ）及び断面模式図（ｂ）である。検討した測定パターン２の平面模式図（ａ）及び断面模式図（ｂ）である。検討した測定パターン２の問題点を説明するための図である。

符号の説明

１１シリコン基板
１２シリコン酸化膜
１３下部電極（下層導電パターン）
１４上部電極（上層導電パターン）
１５誘電体膜（酸化膜）
１６コンタクト
１７コンタクトホール（開口部）
１８シリサイド化領域
１９上層配線
２０測定用配線
２１レジスト

Claims

下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成された容量素子を含んだ半導体装置であって、
前記上層の導電パターンに、複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンを、少なくとも２通り以上の開口部間距離Ｌにつき、少なくとも２通り以上の開口部幅Ｗの組み合わせで、計４通り以上形成したこと、
を特徴とする半導体装置。
前記上層導電パターンに覆われている部分の前記下層導電パターンのシート抵抗は、前記上層導電パターンに覆われていない部分の前記下層導電パターンのシート抵抗より、少なくとも１０倍以上大きいこと、
を特徴とする請求項１記載の半導体装置。
前記複数の開口部は、前記上層導電パターンの外縁より、所定長以上内側に配設されていること、
を特徴とする請求項１又は２記載の半導体装置。
前記各開口部の縁から前記上層導電パターンの外縁までの距離が、前記開口部間距離Ｌより大きいこと、
を特徴とする請求項１乃至３いずれか一に記載の半導体装置。
前記各開口部の縁から前記上層導電パターンの外縁までの距離が、少なくとも前記開口部の内径より大きいこと、
を特徴とする請求項１乃至４いずれか一に記載の半導体装置。
前記各開口部の縁から前記上層導電パターンの外縁までの距離が、少なくとも前記上層導電パターンの外縁から下層導電パターンの外縁までの距離より大きいこと、
を特徴とする請求項１乃至５いずれか一に記載の半導体装置。
前記評価用パターンは、前記下層導電パターンのシート抵抗の評価用パターンであること、
を特徴とする請求項１乃至６いずれか一に記載の半導体装置。
前記下層及び上層の導電パターンは、前記容量素子の電極であること、
を特徴とする請求項１乃至７いずれか一に記載の半導体装置。
下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成された容量素子を含む半導体装置における前記下層導電パターンのシート抵抗の測定方法であって、
前記上層の導電パターンに、複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンが、少なくとも２通り以上の開口部間距離Ｌにつき、少なくとも２通り以上の開口部幅Ｗの組み合わせで、計４通り以上形成され、前記各評価用パターンの前記コンタクト間の抵抗値をそれぞれ測定し、前記開口部間距離Ｌ及び開口部幅Ｗの相違による測定値の違いを利用して、前記上層導電パターンに覆われている部分の下層導電パターンのシート抵抗を求めること、
を特徴とするシート抵抗の測定方法。
前記容量素子は、半導体基板の上に設けられた容量素子であること、
を特徴とする請求項９に記載のシート抵抗の測定方法。