KR20050011577A - 게이트 차단을 위한 테스트 패턴의 설계 방법 - Google Patents

게이트 차단을 위한 테스트 패턴의 설계 방법 Download PDF

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KR20050011577A
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Abstract

본 발명은 불필요한 공정의 수를 줄일 수 있는 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공하는 것은 물론 게이트 대 컨택(gate to contact)의 간격을 트랜지스터의 디자인룰(design rule)과 동일하게 하여 단위 면적당 설계할 수 있는 테스트 패턴의 수를 증가시킬 수 있는 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공하는 것이다. 게이트 차단을 위한 테스트 패턴의 설계 방법은 반도체 기판 상에 P 웰을 형성하는 단계와, P 웰이 형성된 반도체 기판에 게이트를 형성하는 단계와, 게이트가 형성된 반도체 기판에 임계전압 이온주입을 실행하는 단계와, 게이트 상에 폴리층을 형성하는 단계와, 폴리층이 형성된 반도체 기판에 NM 이온주입을 실행하는 단계와, 게이트의 측면에 약하게 도핑된 드레인(lightly doped drain; LDD) 스페이서를 형성하는 단계와, LDD 스페이서가 형성된 반도체 기판에 N+ 이온주입을 실시하는 단계를 포함한다.

Description

게이트 차단을 위한 테스트 패턴의 설계 방법{METHOD FOR DESIGNING TEST PATTERN TO BLOCK GATE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 동일한 기판에 단일 트랜지스터를 형성함에 필요한 필드 절연막을 게이트와 동일한 레이어(layer)인 폴리를 사용하는 디바이스의 제조시 각 공정 후 전기적 특성의 검증이 가능한 게이트 차단을 위한 테스트 패턴의 설계 방법에 관한 것이다.
종래의 테스트 패턴은 상부 메탈이나 게이트와 같은 소자에 해당되는 층이 바뀔 경우 각각의 층에 대한 저항(Rs)을 측정하기 위한 패턴을 매번 다시 그려 주어야 하는 불편함과 동시에 다시 패턴을 그리다 보면 에러(error)가 발생할 위험을 상당히 많이 내포하고 있다.
일반적으로, 게이트의 저항을 측정하기 위하여 기존의 산화막 차단막을 이용할 경우 필드이외의 추가적인 공정이 필요하게 되어, 공정의 수가 증가하는 문제점이 있다. 또한, 이러한 경우에는 각각의 층에 대한 디자인 룰(design rule)이 상이하기 때문에 측정하고자 하는 층이 바뀔 경우 디자인 룰에 맞추어 다시 패턴을 그려야 정확한 저항(Rs)을 측정할 수 있게 되는 불편함이 있다.
따라서, 이러한 종래의 방법은 산화막을 이용한 절연이 아닌 게이트와 동일한 폴리를 이용하여 절연을 실시하는 디스크리트 유형(descrete type)의 디바이스의 저항을 측정할 수 있는 테스트 패턴을 설계하는데 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 불필요한 공정의 수를 줄일 수 있는 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공하는 것이다.
본 발명의 다른 목적은 게이트 대 컨택(gate to contact)의 간격은 트랜지스터의 디자인룰(design rule)과 동일하여 단위 면적당 설계할 수 있는 테스트 패턴의 수를 증가시킬 수 있는 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 단위 면적당 설계할 수 있는 테스트 패턴 수의 증가에도 불구하고 전기적인 모니터링시 특성이 기존의 산화막 절연과 동일할 수 있는 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 P 웰 차단효과(blocking effect)를 이용하기 때문에 종래의 산화막 절연시 1.0 ㎛ 이상의 룰에서 본 발명은 실제적으로 0.75 ㎛로 룰의 감소가 가능한 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따라 형성된 Rs 패턴의 평면도를 도시한다.
도 2는 본 발명의 바람직한 실시예에 따라 형성된 Rc 패턴의 평면도를 도시한다.
도 3은 도 1에 도시한 본 발명의 바람직한 실시예에 따라 형성된 Rs 패턴을 선분 A-A'을 따라서 절개한 단면도를 도시한다.
도 4는 도 2에 도시한 본 발명의 바람직한 실시예에 따라 형성된 Rc 패턴을 선분 B-B' 및 C-C'을 따라서 절개한 단면도를 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
110, 210 : 반도체 기판 112, 212 : P 웰영역
114, 216 : 폴리 116, 218 : 층간 절연막
118, 220 : 컨택 120, 222 : 메탈 배선
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 P 웰을 형성하는 단계와, P 웰이 형성된 반도체 기판에 게이트를 형성하는 단계와, 게이트가형성된 반도체 기판에 임계전압 이온주입을 실행하는 단계와, 게이트 상에 폴리층을 형성하는 단계와, 폴리층이 형성된 반도체 기판에 NM 이온주입을 실행하는 단계와, 게이트의 측면에 약하게 도핑된 드레인(lightly doped drain; LDD) 스페이서를 형성하는 단계와, LDD 스페이서가 형성된 반도체 기판에 N+ 이온주입을 실시하는 단계를 포함하는 것을 특징으로 하는 게이트 차단을 위한 테스트 패턴의 설계 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1는 본 발명의 제 1의 바람직한 실시예에 따라 형성된 Rs 패턴을 나타내는 평면도를 도시한다. 또한, 도 2는 도 1에 도시한 본 발명의 제 1의 바람직한 실시예에 따라 형성된 Rs 패턴을 선분 A-A'을 따라서 절개한 단면도이다.
먼저, 반도체 기판(110) 상에 P 웰 공정을 수행함으로써 P 웰영역(112)을 형성한다. 그리고 나서, 커패시턴스 값을 조절하기 위한 임계전압(Vt) 이온주입을 수행한다. 이어서, 게이트를 형성한 후, 폴리(114)를 증착과 같은 공정을 이용하여 형성한다.
다음 단계로, NM 이온주입을 수행하고, 약하게 도핑된 드레인(lightly doped drain; LDD) 스페이서를 형성한다. 다음 공정으로, N+ 이온 주입을 실행한다.
이어서, 층간 절연막(interlayer dielectric; ILD)(116)을 폴리(114)가 형성된 반도체 기판(110) 상에 형성한다. 그리고 나서, 배선을 위한 컨택 홀을 형성한 다음, 메탈 컨택(118)을 형성한다. 이어서, 후속 디바이스와의 전기적 연결을 위하여 메탈층을 형성한 후, 메탈층을 포토 및 식각 공정을 이용하여 메탈 배선(120)을 형성한다.
도 3은 본 발명의 제 2의 바람직한 실시예에 따라 형성된 Rc 패턴을 나타내는 평면도를 도시한다. 도 4는 도 3에 도시한 본 발명의 제 2의 바람직한 실시예에 따라 형성된 Rc 패턴을 선분 B-B' 및 C-C'을 따라서 절개한 단면도이다.
먼저, 반도체 기판(210) 상에 P 웰 공정을 수행함으로써 P 웰영역(212)을 형성한다. 그리고 나서, 커패시턴스 값을 조절하기 위한 임계전압(Vt) 이온주입을 수행한다. 이어서, 게이트를 형성한 후, 폴리(216)를 증착과 같은 공정을 이용하여 형성한다.
다음 단계로, NM 이온주입을 수행하고, 약하게 도핑된 드레인(lightly doped drain; LDD) 스페이서를 형성한다. 다음 공정으로, N+ 이온 주입을 실행한다.
이어서, 층간 절연막(interlayer dielectric; ILD)(218)을 폴리(216)가 형성된 반도체 기판(210) 상에 형성한다. 그리고 나서, 배선을 위한 컨택 홀을 형성한 다음, 메탈 컨택(220)을 형성한다. 이어서, 후속 디바이스와의 전기적 연결을 위하여 메탈층을 형성한 후, 메탈층을 포토 및 식각 공정을 이용하여 메탈 배선(222)을 형성한다.
본 발명의 제 1 및 제 2의 바람직한 실시예에 따르면, 게이트 만을 이용하여 공정을 진행함으로써 게이트가 차단벽의 역할을 수행할 수 있도록 감시(guarding)를 실시하였다. 또한, 각각의 확산도를 고려하여 게이트의 최소 길이를 0.75 ㎛ 까지 가능하다. 보다 상세하게, N 확산은 대략 0.30 ㎛ 정도로, 간격은 대략 0.45 ㎛ 정도로 P 웰을 차단하는 것이 바람직하다. 그리고, 게이트가 차단막의 역할을 할 수 있도록 전기적으로 플로팅(floating)하였다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 기존의 산화막 차단막을 이용할 경우 필드이외의 추가 역할 없이 공정의 수만 증가하는데, 본 발명의 게이트 산화막을 이용하게되면 이러한 불필요한 공정의 수를 줄일 수 있는 효과가 있다.
또한, 본 발명은 게이트 대 컨택(gate to contact)의 간격은 트랜지스터의 디자인룰(design rule)과 동일하여 단위 면적당 설계할 수 있는 테스트 패턴의 수를 증가시킬 수 있는 효과가 있다.
그리고, 본 발명은 단위 면적당 설계할 수 있는 테스트 패턴 수의 증가에도 불구하고 전기적인 모니터링시 특성이 기존의 산화막 절연과 동일하게 제공될 수 있다는 장점이 있다.
게다가, 본 발명은 P 웰 차단효과(blocking effect)를 이용하기 때문에 종래의 산화막 절연시 1.0 ㎛ 이상의 룰에서 본 발명은 실제적으로 0.75 ㎛로 룰의 감소가 가능하다는 이점이 있다.

Claims (4)

  1. 반도체 기판 상에 P 웰을 형성하는 단계와,
    상기 P 웰이 형성된 반도체 기판에 게이트를 형성하는 단계와,
    상기 게이트가 형성된 반도체 기판에 임계전압 이온주입을 실행하는 단계와,
    상기 게이트 상에 폴리층을 형성하는 단계와,
    상기 폴리층이 형성된 반도체 기판에 NM 이온주입을 실행하는 단계와,
    상기 게이트의 측면에 약하게 도핑된 드레인 스페이서를 형성하는 단계와,
    상기 스페이서가 형성된 반도체 기판에 N+ 이온주입을 실시하는 단계
    를 포함하는 것을 특징으로 하는 게이트 차단을 위한 테스트 패턴의 설계 방법.
  2. 제 1항에 있어서, 상기 게이트가 전기적 특성을 측정하는 것을 특징으로 하는 게이트 차단을 위한 테스트 패턴의 설계 방법.
  3. 제 1항에 있어서, 상기 게이트가 최소 게이트 길이 0.75 ㎛ 까지 축소될 수 있는 것을 특징으로 하는 게이트 차단을 위한 테스트 패턴의 설계 방법.
  4. 제 1항에 있어서, 상기 N+ 이온주입을 실시하는 단계 이후에,
    층간 절연막을 형성하는 단계와,
    상기 층간 절연막에 전기적 연결을 위하여 컨택홀을 형성하고, 컨택홀을 메탈로 충진하여 컨택을 형성하는 단계와,
    상기 컨택 상에 메탈 배선을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 게이트 차단을 위한 테스트 패턴의 설계 방법.
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