KR100422362B1 - 반도체소자의제조방법 - Google Patents

반도체소자의제조방법 Download PDF

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Abstract

본 발명은 고집적 반도체 소자에서 콘택홀을 형성하는데 있어서의 배선간의 절연특성을 향상시킴과 더불어 공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 다수개의 도절막 패턴이 형성된 기판을 제공하는 단계와, 상기 도전막 패턴들이 상호 절연되도록 상기 도전막 패턴을 각각 둘러싸는 산화막 스페이서를 형성하는 단계와, 상기 도전막 패턴들 사이의 스페이서 및 기판 부분 상에 폴리실리콘막을 형성하는 단계와, 상기 기판 전면 상에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막을 형성하는 단계와, 상기 폴리실리콘막을 식각저지층으로 이용해서 도전막 패턴들 사이의 층간절연막 부분을 식각하여 상기 폴리실리콘막을 노출시키는 콘택홀을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 고집적 반도체 소자에서 콘택홀을 형성하는데 있어서의 배선간의 절연특성을 향상시킴과 더불어 공정을 단순화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자에서 기판과 상부층 사이의 전기적 연결을 위하여 콘택홀을 형성한다. 이러한 콘택홀은 기판과 상부층 사이의 절연을 위한 층간절연막을 형성한다음, 식각공정으로 상기 층간절연막을 식각하여 기판을 노출시킴으로써 형성한다.
그러나, 반도체 소자의 집적도가 증가하면서 디자인 룰에 따른 미세화에 따라 콘택홀과 주변 전극 사이의 거리가 감소하게 되고, 이에 따른 공정 마진의 상대적인 감소로 인하여 상기한 방법에 의해 형성된 콘택홀은 전극간의 전기적 절연을 확보하기가 어렵다.
따라서, 고집적 반도체 소자, 예컨대, 256M 디램(DRAM)급 이상의 반도체 소자에서는 콘택홀과 주변 전극 사이의 전기적 절연을 확보하기 위하여 산화막 스페이서를 사용함과 더불어 층간절연막 아래에 식각저지층으로서 질화막을 개재하여 콘택홀을 형성하고 있다.
도 1은 상기한 고집적 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1)상에 다수개의 도전막 패턴, 예컨데, 게이트 절연막(2)이 개재된 게이트(3)를 형성한 후, 게이트(3)를 둘러싸는 산화막 스페이서(4)를 형성한다. 그런다음, 기판 전면 상에 이후 형성될 질화막의 접착특성을 향상시키기 위한 소정의 접착층(5)을 형성한 후, 상기 접착층(5) 상에 질화막(6)을 형성한다.
이어서, 기판 전면에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막(7)을 형성한 후, 상기 질화막(6)을 식각저지층으로 하는 식각 공정으로 층간절연막(7)을 식각하여 게이트(3) 사이의 질화막 부분을 노출시키는 콘택홀(8)을 형성한다. 이후, 상기 노출된 질화막 부분 및 그 아래의 접착층 부분을 식각하여 최종적으로 게이트들(3) 사이의 기판 부분을 노출시킨다.
여기서, 상기 층간절연막(7)의 식각은 산화막과 질화막의 식각 선택비를 이용하여 층간절연막(7)만이 식각되도록 하며, 후속 질화막(6)의 식각은 산화막에 대한 식각 선택비가 높은 조건으로 수행하여 산화막 스페이서(4)의 손실을 최소화시킨다. 예컨데, 산화막 재질의 층간절연막(7) 대 질화막(6)의 식각 선택비는 30:1 정도이며, 질화막(6) 대 산화막 스페이서(4)의 식각 선택비는 10:1 정도이다.
그러나, 상기한 바와 같은 종래 반도체 소자의 제조방법은 게이트들(3) 사이의 절연성을 산화막 스페이서(4)를 이용하여 어느 정도 확보할 수 있겠지만, 상기한 바와 같은 층간절연막(7) 대 질화막(6)의 식각 선택비, 그리고, 질화막(6) 대 산화막 스페이서(4)의 식각 선택비를 확보하여 식각 공정을 진행하기 어렵기 때문에 게이트들(3)간의 절연특성을 확보함에 그 한계가 있다.
또한, 상기한 바와 같은 식각 선택비를 확보한 경우에도 식각 후에 산화막 스페이서(4)가 손실되는 문제가 발생하기도 한다.
게다가, 층간절연막(7)의 식각 후에는 콘택홀 내의 질화막(6) 및 접착층(5)식각을 추가해야 하기 때문에, 공정이 복잡해지고, 아울러, 생산성의 저하를 초래한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 고집적 반도체 소자에서, 콘택홀 주변의 도전막 패턴 사이의 절연특성을 충분히 확보함과 더불어 공정의 안정화 및 단순화를 구현할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 고집적 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 고집적 반도체 소자의 제조방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 24 : 산화막 스페이서
25 : 폴리실리콘막 25a : 폴리실리콘막 패턴
26 : 층간 절연막 27 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 다수개의 도전막 패턴이 형성된 기판을 제공하는 단계; 상기 도전막 패턴들이 상호 절연되도록 상기 도전막 패턴을 각각 둘러싸는 산화막 스페이서를 형성하는 단계; 상기 도전막 패턴들 사이의 스페이서 및 기판 부분 상에 폴리실리콘막을 형성하는 단계; 상기 기판 전면 상에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막을 형성하는 단계; 및 상기 폴리실리콘막을 식각저지층으로 이용해서 도전막 패턴들 사이의 층간절연막 부분을 식각하여 상기 폴리실리콘막을 노출시키는 콘택홀을 형성하는 단계를 포함한다.
여기서, 상기 층간폴리산화막과 BPSG막의 적층막으로된 층간절연막 대 폴리실리콘막의 식각 선택비는 200:1 정도이며, 상기 폴리실리콘막 대 산화막 스페이서의 식각 선택비는 80:1 정도인 것을 특징으로 한다.
본 발명에 따르면, 산화막에 대하여 식각 선택비가 높은 폴리실리콘막을 식각저지층으로 이용하여 콘택홀을 형성함에 따라 공정의 안정화를 이룰 수 있을 뿐만 아니라 산화막 스페이서의 손실이 방지되어 콘택홀 주변의 절연성을 충분히 확보할 수 있다. 또한, 폴리실리콘막은 양호한 접착성 및 전도성을 갖기 때문에 접착층의 사용을 배제할 수 있고, 아울러, 콘택홀의 형성 후 제거할 필요가 없으므로 공정 단순화를 이룰 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 고집적 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 다수개의 도전막 패턴, 예컨데, 게이트 절연막(22)이 개재된 게이트(23)를 형성한다. 그런다음, 게이트들(23)을 각각 둘러싸는 산화막 스페이서(24)를 형성하고, 이를 통해, 게이트들(23)간을 상호 절연시킨다. 이어서, 기판 전면 상에 이후 콘택홀의 형성시 층간절연막에 대한 식각저지층으로 작용하는 막으로서 폴리실리콘막(25)을 형성한다.
여기서, 상기 폴리실리콘막(25)은 산화막 스페이서(24)와 80:1의 식각 선택 비를 가지며, 이후에 형성될 층간절연막에 대해서는 200:1 정도로 높은 식각 선택 비를 갖는다. 즉, 폴리실리콘막 대 산화막 스페이서의 식각 선택비는 80:1 정도이며, 산화막 대 폴리실리콘막의 식각 선택비는 200:1 정도이다. 또한, 상기 폴리실리콘막(25)은 전도성 및 접착성이 우수한 특성을 갖는다.
도 2b를 참조하면, 폴리실리콘막을 패터닝하여 게이트들(23) 사이의 산화막 스페이서(24)와 게이트들(23) 사이의 기판(23) 상에 폴리실리콘막 패턴(25a)을 형성한다.
도 2c를 참조하면, 기판 전면 상에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막(26)을 형성한다. 그런다음, 상기 폴리실리콘막 패턴(25a)을 식각저지층으로 하는 식각 공정으로 층간절연막(26)을 식각하고, 이를 통해, 게이트들(23) 사이의 폴리실리콘막 패턴(25a)을 노출시키는 콘택홀(27)을 형성한다.
여기서, 상기 식각은 플라즈마를 이용하여 진행하는데, 이러한 식각 진행시, 상기한 바와 같은 높은 식각 선택비에 의해 폴리실리콘막 패턴(25a)은 산화막 스페이서(24)의 손실을 방지할 수 있다. 또한, 폴리실리콘막은 전도성을 갖기 때문에 콘택홀(27) 형성 이후에 상기 폴리실리콘막 패턴(25a)은 제거할 필요가 없다.
이상에서와 같이, 본 발명은 산화막에 대해 식각 선택비가 높은 폴리실리콘막을 식각저지층으로 이용하여 콘택홀을 형성하기 때문에 공정의 안정화를 이룰 수 있을 뿐만 아니라, 하부 산화막 스페이서의 손실을 방지할 수 있어 콘택홀 주변의 절연성을 충분히 확보할 수 있다.
또한, 상기 폴리실리콘막은 양호한 접착성 및 전도성을 갖기 때문에, 접착층의 사용을 배제할 수 있고, 아울러, 콘택홀의 형성 후 제거할 필요가 없으므로, 공정 단순화를 이룰 수 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (3)

  1. 다수개의 도전막 패턴이 형성된 기판을 제공하는 단계;
    상기 도전막 패턴들이 상호 절연되도록 상기 도전막 패턴을 각각 둘러싸는 산화막 스페이서를 형성하는 단계;
    상기 도전막 패턴들 사이의 스페이서 및 기판 부분 상에 폴리실리콘막을 형성하는 단계;
    상기 기판 전면 상에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막을 형성하는 단계; 및
    상기 폴리실리콘막을 식각저지층으로 이용해서 도전막 패턴들 사이의 층간절연막 부분을 식각하여 상기 폴리실리콘막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 층간폴리산화막과 BPSG막의 적층막으로된 층간절연막 대 폴리실리콘막의 식각 선택비는 200:1인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘막 대 산화막 스페이서의 식각 선택비는 80:1인 것을 특징으로 하는 반도체 소자의 제조방법.
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