KR19990056752A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명에서, 고집적 반도체 소자에서의 콘택홀 형성시, 콘택홀 주변의 도전막 패턴 사이의 절연성을 충분히 확보함과 더불어, 공정의 안정화 및 단순화를 구현할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 콘택홀은, 도전층 패턴이 형성된 기판 상에 상기 도전층 패턴이 절연되도록 상기 도전층 패턴을 둘러싸도록 산화막 스페이서를 형성하고, 상기 도전층 패턴 사이의 상기 스페이서 및 기판 상에 도전성 식각 저지막 패턴 형성한다. 그런 다음, 상기 기판 전면에 층간 절연을 위한 절연막을 형성한 후, 상기 도전층 패턴 사이의 상기 도전성 식각 저지막 패턴이 노출되도록 상기 절연막을 식각함으로써 형성한다. 여기서, 상기 도전성 식각 저지막 패턴은 상기 절연막 및 산화막에 대하여 우수한 식각 선택비를 갖는 막, 바람직하게 폴리실리콘막으로 형성한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 디바이스에서 콘택홀을 형성하는데 있어서, 배선간의 절연특성을 향상시킴과 더불어 공정을 단순화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자에서, 기판과 상부 층 사이의 전기적 연결을 위하여 콘택홀을 형성한다. 콘택홀은, 기판과 상부 층 사이의 절연을 위한 층간 절연막을 형성한 다음, 식각공정으로 층간 절연막을 식각하여 기판을 노출시킴으로써 형성한다.
그러나, 반도체 소자의 집적도가 증가하면서, 디자인 룰에 따른 미세화에 따라, 콘택홀과 주변 전극 사이의 거리가 감소하게 되고, 이에 따른 공정 마진의 상대적인 감소로 인하여, 상기한 방법에 의해 형성된 콘택홀은 전극간의 전기적 절연을 확보하기가 어렵다.
따라서, 고집적 반도체 소자, 예컨대 256M 디램(DRAM)급 이상의 반도체 소자에서는, 콘택홀과 주변 전극 사이의 전기적 절연을 확보하기 위하여, 산화막 스페이서를 사용함과 더불어, 층간절연막 사이에 식각 저지층으로서 질화막을 개재하여 콘택홀을 형성하였다.
도 1은 상기한 고집적 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 도전막 패턴, 예컨대 게이트 절연막(2)이 개재된 게이트(3)를 형성하고, 게이트(3)를 둘러싸는 산화막 스페이서(4)를 형성한다. 그런 다음, 기판 전면에, 이후 형성될 질화막의 접착특성을 향상시키기 위한 소정의 접착층(5)을 형성한 후, 접착층(5) 상에 질화막(6)을 형성한다. 이어서, 기판 전면에 기판 전면에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막(26)을 형성한 다음, 질화막(6)을 식각 정지층으로 하는 식각 공정으로 층간절연막을 식각하여 게이트(3) 사이의 질화막(6)을 노출시켜 콘택홀(8)을 형성한다. 이때, 식각은 질화막(6)에 대하여 층간절연막(7)의 식각 선택비가 높은 공정으로 진행하여, 산화막 스페이서(4)의 손실을 최소화한다. 여기서, 질화막(6)에 대 층간절연막(7)의 식각 선택비는 30 : 1이고, 질화막(6)에 대한 산화막 스페이서(4)의 식각 선택비는 10 : 1이다.
그러나, 상기한 바와 같은 종래의 콘택홀 형성방법은 게이트(3) 사이의 절연성을 산화막 스페이서(4)를 이용하여 확보할 수 있으나, 상기한 바와 같은 질화막(6)에 대한 층간절연막(7)의 식각 선택비를 확보하여 공정을 진행하기가 어렵다. 또한, 상기한 바와 같은 식각 선택비를 확보한 경우에도, 식각 후 산화막 스페이서(4)가 손실되는 문제가 발생하기도 한다. 그리고, 콘택홀의 형성 후 콘택홀 내의 질화막(6) 및 접착층(5)을 제거하는 별도의 공정이 추가되기 때문에, 공정이 복잡해지고, 또한 생산성의 저하를 초래한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 고집적 반도체 소자에서, 콘택홀 주변의 도전막 패턴 사이의 절연성을 충분히 확보함과 더불어, 공정의 안정화 및 단순화를 구현할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 고집적 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 고집적 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 24 : 산화막 스페이서
25 : 폴리실리콘막 25a : 폴리실리콘막 패턴
26 : 층간 절연막 27 : 콘택홀
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀은, 도전층 패턴이 형성된 기판 상에 상기 도전층 패턴이 절연되도록 상기 도전층 패턴을 둘러싸도록 산화막 스페이서를 형성하고, 상기 도전층 패턴 사이의 상기 스페이서 및 기판 상에 도전성 식각 저지막 패턴 형성한다. 그런 다음, 상기 기판 전면에 층간 절연을 위한 절연막을 형성한 후, 상기 도전층 패턴 사이의 상기 도전성 식각 저지막 패턴이 노출되도록 상기 절연막을 식각함으로써 형성한다. 여기서, 상기 도전성 식각 저지막 패턴은 상기 절연막 및 산화막에 대하여 우수한 식각 선택비를 갖는 막, 바람직하게 폴리실리콘막으로 형성한다.
또한, 상기 절연막은 층간폴리산화막과 BPSG 막의 적층막으로 형성하고, 폴리실리콘막에 대한 상기 절연막의 식각 선택비는 200 : 1이고, 상기 폴리실리콘막에 대한 산화막 스페이서의 식각 선택비는 80 : 1이다.
또한, 상기 도전성 식각 저지막 패턴은 접착성이 우수하다.
상기한 본 발명에 의하면, 산화막에 대하여 식각 선택비가 높은 폴리실리콘막을 식각 정지층으로 하여 콘택층을 형성함에 따라, 공정의 안정화를 이룰 수 있을 뿐만 아니라, 하부 산화막 스페이서의 손실이 방지되어 콘택홀 주변의 절연성을 충분히 확보할 수 있다. 또한, 폴리실리콘막이 접착성 및 전도성을 갖기 때문에, 접착층의 사용을 배제할 수 있고, 콘택홀의 형성 후 제거할 필요가 없으므로, 공정의 단순화를 이룰 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 고집적 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판 상에 도전막 패턴, 예컨대 게이트 절연막(22)이 개재된 게이트(23)를 형성한다. 그런 다음, 게이트(23)를 각각 둘러싸도록 산화막 스페이서(24)를 형성하여, 게이트(23) 사이를 각각 절연시킨다. 그 후, 기판 전면에, 이후 콘택홀의 형성시 층간절연막에 대한 식각 저지층으로 작용하는 막으로서, 폴리실리콘막(25)을 형성한다. 여기서, 폴리실리콘막(25)에 대한 산화막 스페이서(24)의 식각 선택비는 80 : 1이고, 이후 형성될 층간절연막은 폴리실리콘막(25)에 대하여 200 : 1의 높은 식각 선택비를 갖는다. 또한, 폴리실리콘막(25)은 전도성 및 접착성이 우수한 특성을 갖는다.
도 2b를 참조하면, 폴리실리콘막(25)을 패터닝하여, 게이트(23) 사이의 산화막 스페이서(24)와 게이트 사이의 기판(23) 상에 폴리실리콘막 패턴(25a)을 형성한다.
도 2c를 참조하면, 기판 전면에 층간폴리산화막과 BPSG막의 적층막으로 이루어진 층간절연막(26)을 형성한다. 그런 다음, 폴리실리콘막 패턴(25a)을 식각 정지층으로 하는 식각 공정으로 층간절연막(26)을 식각하여, 게이트(23)사이의 폴리실리콘막 패턴(25a)을 노출시켜 콘택홀(27)을 형성한다. 이때, 식각은 플라즈마를 이용하여 진행되는데, 이러한 식각시 상기한 바와 같은 높은 식각 선택비에 의해, 폴리실리콘막 패턴(25a)은 산화막 스페이서(24)의 손실을 방지할 뿐만 아니라, 전도성을 갖기 때문에 이후 제거될 필요가 없게 된다.
상기한 본 발명에 의하면, 산화막에 대하여 식각 선택비가 높은 폴리실리콘막을 식각 정지층으로 하여 콘택층을 형성함에 따라, 공정의 안정화를 이룰 수 있을 뿐만 아니라, 하부 산화막 스페이서의 손실이 방지되어 콘택홀 주변의 절연성을 충분히 확보할 수 있다. 또한, 폴리실리콘막이 접착성 및 전도성을 갖기 때문에, 접착층의 사용을 배제할 수 있고, 콘택홀의 형성 후 제거할 필요가 없으므로, 공정의 단순화를 이룰 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (6)

  1. 도전층 패턴이 형성된 기판 상을 제공하는 단계;
    상기 도전층 패턴이 절연되도록 상기 도전층 패턴을 둘러싸도록 산화막 스페이서를 형성하는 단계;
    상기 도전층 패턴 사이의 상기 스페이서 및 기판 상에 도전성 식각 저지막 패턴 형성하는 단계;
    상기 기판 전면에 층간 절연을 위한 절연막을 형성하는 단계; 및,
    상기 도전층 패턴 사이의 상기 도전성 식각 저지막 패턴이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하고,
    상기 상기 도전성 식각 저지막 패턴은 상기 절연막 및 산화막에 대하여 우수한 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 도전성 식각 저지막 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 절연막은 층간폴리산화막과 BPSG 막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 폴리실리콘막에 대한 상기 절연막의 식각 선택비는 200 : 1인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서, 상기 폴리실리콘막에 대한 산화막 스페이서의 식각 선택비는 80 : 1인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 도전성 식각 저지막 패턴은 접착성이 우수한 것을 특징으로 하는 반도체 소자의 제조방법.
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