KR20030083086A - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 하지층 상에 제 1 금속층, 유전체막 및 제 2 금속층을 순차적으로 증착하는 단계와, 상기 제 2 금속층을 패터닝 하여 상부전극을 형성하는 단계와, 전체구조 상부에 버퍼층을 증착하는 단계와, 비등방성 식각공정을 실시하여 상기 제 1 금속층이 노출되도록 상기 버퍼층과 상기 유전체막을 제거하되, 상기 상부전극 측벽에 버퍼층을 잔류시켜 상기 유전체막이 리세스되는 것을 방지하는 단계 및 상기 제 1 금속층을 패터닝 하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.
본 발명에 의하면, MIM 커패시터내의 유전체의 리세스 현상을 방지하여 브레이크다운 전압과 정전용량을 높임으로써 소자의 특성을 향상할 수 있다.

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 0.18㎛ 이하의 디자인 룰이 적용되는 MIM 커패시터에 있어서 유전체막의 측벽이 리세스 되는 현상을 방지할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
금속/절연체/금속(Metal Insulator Metal; 이하 'MIM'이라함)구조의 커패시터는 상/하층 금속 배선 사이에 얇은 절연체를 형성시켜 제작하는데, 이 때 상층 금속 배선의 면적에 의해 커패시턴스 값이 결정된다. 또한 금속 배선 사이의 절연 물질은 커패시터의 특성에 크게 영향을 미치므로 비교적 안정되고 균일도가 우수하며 유전율의 변화가 심하지 않은 물질을 재현성 있게 증착할 수 있도록 하는 것이 중요하다.
이하, 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 MIM 커패시터의 제조 방법을 설명한다.
도 1a, 도 1b 및 도 2를 참조하면, 소정의 구조가 형성된 하지층(10) 상부에 제 1 금속층(20)(즉 하부 금속 배선), 유전체막(30) 및 제 2 금속층(40)(즉 상부 전극층)을 순차적으로 층착한다. 이때 제 1 및 제 2 금속층(20 및 40)으로는 주석(TiN)을 사용한다. 패터닝 공정을 실시하여 제 2 금속층을 패터닝한다. 상기 패터닝된 제 2 금속층을 식각 마스크로 하는 식각공정을 실시하여 유전체막을 패터닝한다.
도 1c를 참조하면, 제 1 금속층(20)을 패터닝하여 MIM 커패시터를 형성한 후 전체구조 상부에 층간 절연막(60)을 층착한다. 상기의 층간 절연막(60)의 일부를 제거하여 콘택홀을 형성하고 층간 절연막(60) 상에 제 3 금속층(70)을 증착 후 패터닝하여 MIM 커패시터를 금속 배선에 연결시킨다.
도 2는 종래 기술에 따른 상부 전극층을 식각한 후의 SEM사진이고, 도 3a는 유전체막을 패터닝 항 후의 SEM 사진이고, 도 3b는 MIM 커패시터의 측벽을 확대한 SEM 사진이다.
도 2, 도 3a 및 도 3b를 참조하면, 상기의 제 2 금속층(40)과 유전체막(30)을 한번에 식각하지 않고 두 번에 걸쳐 식각공정을 실시한다. 상술한 바와 같이 유전체막 제거는 포토레지스트 마스크 없이(즉, 패터닝된 제 2 금속층을 마스크로 사용함) 블랭킷 식각공정을 실시하기 때문에 커패시터의 유전체 측벽이 리세스(Recess)된다. 이로 인하여 MIM 커패시터의 정전용량이 줄어들 뿐만 아니라 브레이크다운 전압이 낮아져 소자의 특성을 저하시킨다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 제 2 금속층을 패터닝한 후 전체 구조 상부에 버퍼층을 형성하여 MIM 커패시터의 유전체 측벽이 리세스 되는 현상을 방지할 수 있고, 커패시터의 정전용량과 브레이크다운 전압을 높일 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 MIM 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 종래 기술에 따른 상부 전극층을 식각한 후의 SEM사진이고, 도 3a는 종래의 기술에 따른 유전체막과 하부전극을 식각한 SEM 사진이며, 도 3b는 도 3a의 A영역을 확대한 SEM사진이다.
도 4a 내지 도 4e는 본 발명에 따른 MIM 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 하지층20, 40, 70, 120, 140 : 금속층
30, 130 : 유전체막160 : 포토레지스트 패턴
60 : 층간절연막150 : 버퍼층
122 : 하부전극142 : 상부전극
상기의 기술적 과제를 달성하기 위한 본 발명은, 하지층 상에 제 1 금속층, 유전체막 및 제 2 금속층을 순차적으로 증착하는 단계와, 상기 제 2 금속층을 패터닝 하여 상부전극을 형성하는 단계와, 전체구조 상부에 버퍼층을 증착하는 단계와, 비등방성 식각공정을 실시하여 상기 제 1 금속층이 노출되도록 상기 버퍼층과 상기 유전체막을 제거하되, 상기 상부전극 측벽에 버퍼층을 잔류시켜 상기 유전체막이 리세스되는 것을 방지하는 단계 및 상기 제 1 금속층을 패터닝 하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 4a 내지 도 4e는 본 발명에 따른 MIM 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 소정의 구조가 형성된 하지층(110) 상부에 제 1 금속층(120), 유전체막(130) 및 제 2 금속층(140)을 증착한다. 이때 유전체막(130)은 정전용량과 브레이크 다운 전압을 고려하여 증착 물질 및 두께를 결정한다. 본실시예에서는 유전체막(130)으로 질화막(Si3N4)을 500 내지 700Å의 두께로 형성한다. 또한 제 2 금속층(140)으로는 주석(TiN)을 1500 내지 2000Å의 두께로 형성한다. 상술한 '하지층'이라함은 절연층, 도전층, 및 반도체층 중 어느하나 이상을 포함하여 형성된 임의의 구조물을 의미한다.
도 4b를 참조하면, 전체 구조 상부에 포토레지스트(Photo resist)를 도포한 후, MIM 커패시터의 상부전극 형성용 마스크를 이용한 노광 및 현상공정을 실시하여 제 1 포토레지스트 패턴(도시되지 않음)을 형성한다. 제 1 포토레지스트 패턴을 식각마스크로 이용하여 제 2 금속층(140)을 식각하여 상부전극(142)을 형성한 후 포토레지스트와 식각공정시 형성된 폴리머(Polymer)를 제거한다.
구체적으로, 제 2 금속층(140)을 식각하기 위하여 3단계의 식각을 실시한다. MIM 커패시터 모듈(Module)의 로우패턴 밀도(Low Pattern Density)에 기인된 로딩효과(Loading Effect)를 제거하기 위한 전 식각단계, 주 식각단계 및 과도 식각단계를 포함한다. 식각 장비로는 센츄라5200 MxP+ 메탈 에치어(Centura5200 MxP+ Metal Etcher)를 사용하여 제 2 금속층(140)을 식각한다.
이때 각 단계별 식각 조건은 다음과 같다. 먼저, 로딩효과 제거 단계는 180mT의 압력과 500와트의 파워를 가한 상태에서 약 10초간 수행된다. 또한 공급 가스로는 60sccm의 BCl3, 40sccm의 Cl2및 40sccm의 N2가 사용된다. 다음으로, 주 식각단계는 100mT의 압력과 400와트의 파워를 가한 상태에서 유전체막(130)이 노출되도록 수행된다. 또한 공급 가스로는 55sccm의 BCl3, 15sccm의 Cl2및 40sccm의 N2가사용된다. 마지막으로, 과도 식각단계는 100mT의 압력과 400와트의 파워를 가한 상태에서 주 식각단계의 식각시간의 10%동안 수행된다. 공급가스로는 55sccm의 BCl3, 15sccm의 Cl2및 40sccm의 N2가 사용된다.
도 4c를 참조하면, 전체 구조 상부에 버퍼 산화막(Buffer oxide; 150)으로 인터 메탈 유전체(Inter Metal Dielectric ; IMD)와 같은 물질을 커패시터 유전체 두께의 1 내지 2배정도 두껍게 증착한다. 본 실시예에서는 버퍼 산화막(150)으로 PE-TEOS 산화막을 500 내지 1300Å의 두께로 증착한다. 이로써 상부전극(142) 측벽에 수직 단면으로(즉, 노출된 유전체막(130)을 기준) 2200 내지 3300Å두께의 버퍼 산화막(150)이 형성(도 4c의 F영역참조)된다.
도 4d를 참조하면, 별도의 포토레지스트 패턴을 형성하지 않고, 버퍼 산화막(150)과 유전체막(130)의 식각 선택비가 1 : 1 인 비등방성 식각공정(즉, 전면식각공정)을 실시한 후 식각공정시 형성된 폴리머를 제거한다. 비등방성 식각공정은 500 내지 1300Å의 버퍼 산화막(150)과 500 내지 700Å의 질화막을 제거하는 것을 목표(Target)로 산화막과 질화막의 식각율을 각각 105Å/sec 와 96Å/sec로 실시된다. 상기의 식각율로 인하여 상부전극(142)의 측벽에 900 내지 1400Å두께의 버퍼 산화막(150)이 잔류(도 4d의 G영역 참조)하게되고 상기의 잔류된 버퍼산화막(150)의 하부 및 상부전극(142)의 하부를 제외한 부분의 질화막이 완전히 제거된다.
상기의 전면식각은 TEL사의 TE8500 옥사이드 에쳐(Oxide Etcher)를 사용하여1000mT의 압력, 1300와트의 파워와 -10℃로 전극의 온도를 유지한 상태에서 약 20초간 실시된다. 또한 공급가스로는 40sccm의 CHF3, 90sccm의 CF4, 1200sccm의 Ar 및 10sccm의 N2가 사용된다.
도 4e를 참조하면, 전체 구조 상부에 포토레지스트를 도포한 후 MIM 커패시터의 하부전극 형성용 마스크를 이용한 노광 및 현상공정을 실시하여 제 2 포토레지스트 패턴(160)을 형성한다. 상기의 제 2 포토레지스트 패턴(160)을 식각 마스크로 사용하는 식각공정을 실시하여 제 1 금속층(120)의 일부를 제거하여 하부전극(122)을 형성함으로써 MIM 커패시터를 형성한다. 상술한 MIM 커패시터를 전기적으로 절연하기 위한 층간절연막(도시되지 않음)을 증착한 다음 상부전극과 하부전극을 메탈(도시되지 않음)로 연결하여 전기적으로 연결한다.
상기의 버퍼 산화막(150) 및 유전체막(130)을 제거하기 위한 식각공정이 수행될 때 상부전극(142)의 측벽에 형성되었던 버퍼 산화막(150)에 의해 상부전극(142) 하부의 유전체가 리세스 되는 형상을 방지할 수 있다.
상술한 바와 같이, 본 발명은 MIM 커패시터의 상부전극판 형성 후 버퍼 산화막을 형성함으로써 후속 식각공정에 의해 유전체가 리세스 되는 현상을 방지할 수 있다.
또한, MIM 커패시터내의 유전체의 리세스 현상을 방지하여 브레이크다운 전압과 정전용량을 높임으로써 소자의 특성을 향상할 수 있다.

Claims (8)

  1. 하지층 상에 제 1 금속층, 유전체막 및 제 2 금속층을 순차적으로 증착하는 단계;
    상기 제 2 금속층을 패터닝 하여 상부전극을 형성하는 단계;
    전체구조 상부에 버퍼층을 증착하는 단계;
    비등방성 식각공정을 실시하여 상기 제 1 금속층이 노출되도록 상기 버퍼층과 상기 유전체막을 제거하되, 상기 상부전극 측벽에 버퍼층을 잔류시켜 상기 유전체막이 리세스되는 것을 방지하는 단계; 및
    상기 제 1 금속층을 패터닝 하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 버퍼층은 인터 메탈 유전체 물질과 동일한 물질을 커패시터의 유전체의 두께보다 1 내지 2배정도 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 버퍼층은 PE-TEOS를 500 내지 1300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 유전체막은 Si3N4를 500 내지 700Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부전극측벽에 잔류하는 버퍼층의 두께는 900 내지 1400Å인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 비등방성 식각공정시, 상기 버퍼층과 상기 유전체막의 식각 선택비가 1 : 1 인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 비등방성 식각공정은 1000mT의 압력, 1300와트의 파워와 -10℃의 온도를 유지한 상태에서 CHF3, CF4, Ar 및 N2가스를 이용하여 약 20초간 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 제 1 항에 있어서, 상기 상부전극 형성단계는,
    BCl3, Cl2및 N2가스를 사용하여 180mT의 압력과 500와트의 파워를 가한 상태에서 약 10초간 로딩효과 제거를 위한 전 식각을 실시하는 단계;
    상기 BCl3, Cl2및 N2가스를 사용하여 100mT의 압력과 400와트의 파워를 가한 상태에서 상기 유전체막이 노출되도록 주 식각을 실시하는 단계; 및
    상기 BCl3, Cl2및 N2가스를 사용하여 100mT의 압력과 400와트의 파워를 가한 상태에서 상기 주 식각을 실시하는 단계의 식각시간의 10%동안 과도 식각을 실시하는 단계를 포함하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법
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