KR20010094626A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층의 워드라인을 노출시키는 금속배선 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 전체표면상부에 접합층인 이리듐산화막( IrO2), 확산방지막인 티타늄질화막( TiN ) 및 식각방지막인 이리듐( Ir ) 적층구조를 형성하는 공정과, 상기 콘택홀을 매립하는 금속배선 물질층을 알루미늄막으로 형성하는 공정과, 상기 금속배선 물질층과 식각방지막의 식각선택비 차이를 이용하여 상기 금속배선 물질층을 패터닝하는 공정과, 후속공정으로 적층구조를 금속배선과 같은 크기로 패터닝하여 금속배선을 형성함으로써 FeRAM 이나 고유전체 캐패시터가 구비되는 디램의 제조공정중 유발될 수 있는 특성 열화를 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 금속배선 형성방법{Forming method for metal line of semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 플라즈마를 이용하는 전도체 식각공정에 적용하는 기술에 관한 것이다
기존의 반도체 제조 공정용 건식식각 기술은 피식각층에 대한 식각공정과 하부층이 둘어나기 식각되는 시점부터 시작되는 과도식각공정으로 구성된다.
과도식각공정은 식각완료시점에서 공정의 불균일성과 패턴 밀도 차이에 의한 로딩효과(loading effect), 하부단차, 식각대상층 조성의 불균일성 등에 의하여 부분적으로 잔존하는 식각대상층의 제거를 목적으로 한다.
과도 식각공정 시간은 식각대상층의 공정시간을 기준으로 통상 30 ∼ 100 퍼센트 범위에서 추가 식각공정 형식으로 진행된다.
식각대상층의 두께가 증가하면 식각 공정후 잔존하는 잔류물의 두께도 증가하므로 과도식각 공정 시간은 증가하게 된다. 과도식각공정은 확실한 잔류물 제거를 목적으로 어느 정도의 하부층 손실을 감수하고 과도하게 진행된다.
그러나, 식각공정에서 식각대상층의 식각이 완료되어 하부층이 드러난 부분은 과도식각 시작부터 추가식각이 진행되므로 하부층의 손실이 증가하게 된다. 이러한, 하부층의 손실은 하부 구조와의 절연특성을 저하시킴으로써 하부층의 손실을 최소화하기 위하여 대부분의 과도식각공정은 하부층에 대한 선택비가 높은 공정 조건으로 식각공정과 별도로 셋업된다.
도 1은 종래기술에 따른 식각공정을 도시한 단면도로서, 하부절연층이 형성된 반도체기판 상부에 피식각층(13)을 형성하고 그 상부에 노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성한 다음, 이를 이용하여 상기 피식각층(13)을 식각하되, 잔유물이나 마이크로 로딩 효과로 인한 문제점을 해결하기 위하여 과도식각을 수반한 것이다.
이때, 상기 과도식각공정시 패턴이 밀집된 부분은 ⓐ 정도로 얕게 식각되고, 패턴이 밀집되지않은 부분은 ⓑ 정도로 깊게 식각된다.
도 2a 및 도 2b는 종래기술의 제1실시예에 따른 금속배선 식각공정을 도시한 단면도이다.
먼저, 반도체기판(21) 상부에 워드라인(23)을 형성하고 그 상측에 단위소자를 형성한 다음, 전체표면상부를 평탄화시키는 하부절연층(25)을 형성한다.
그리고, 상기 상기 워드라인(23)을 노출시키는 금속배선 콘택홀을 상기 하부절연층(25)에 형성하고 이를 매립하는 금속배선 물질층(27)을 형성한다.
그리고, 상기 금속배선 물질층(27) 상부에 금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(29)을 형성하고 이를 마스크로 하여 상기 금속배선 물질층(27)을 플라즈마 식각하되, 상기 하부절연층(25)을 타겟으로 하여 실시한다. 이때, 상기 하부절연층(25) 상부에 상기 금속배선 물질층(27)이 잔류하게 된다.
여기서, 상기 플라즈마 식각공정은 플라즈마에 노출되는 식각대상 표면과 식각이 진행되면서 드러나는 식각 단면에 플라즈마 내의 전하 입자들에 의하여 전하 축적현상이 발생하게 되며, 불균일한 전하 축적 분포는 전계를 형성한다.
식각 공정 진행 중에는 식각 대상층이 전기적으로 연결되어 있는 상태이므로 플라즈마 유도 전하 전류가 하부 절연물질에 영향을 주지 않는다. (도 2a)
그 다음에, 상기 하부절연층(25) 상부의 금속배선 물질층(27)의 잔유물을 제거하기 위하여 과도식각을 수반한다.
여기서, 상기 과도식각을 진행시 식각 대상층이 패턴 별로 구분되기 시작하는 과도 식각 공정에서 전위차에 의한 하부기판을 공통 전극으로 하는 폴러-노드하임 터널링(fowler nordheim tunneling) 현상으로 플라즈마 유도전하 전류는 하부 절연물질에 손상을 주게 된다. 이러한 플라즈마 유도손상은 과도식각 공정의 시간에 비례하여 증가한다. (도 2a, 도 2b)
상기한 바와같이 종래기술의 제1실시예에 따른 반도체소자의 금속배선 형성방법은, 과도식각공정시 하부절연층이 식각되어 소자의 절연특성을 저하시키고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
도 3a 내지 도 3c는 종래기술의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 상기 반도체기판의 활성영역에 워드라인(33)을 형성한다.
그리고, 그 상부에 비트라인, 캐패시터등의 단위소자가 구비된 하부절연층(35)을 형성하고 금속배선 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 워드라인(33)을 노출시키는 금속배선 콘택홀을 형성한 다음, 이를 포함한 전체표면상부에 식각방지막(37)을 일정두께 형성하고 상기 콘택홀을 매립하는 금속배선 물질층(39)을 형성한다.
이때, 상기 식각방지막(37)은 텅스텐을 10 ∼ 10000 Å 두께로 형성한 것이다.
그 다음, 상기 금속배선 물질층(39) 상부에 금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(41)을 형성한다. (도 3a)
그 다음, 상기 감광막패턴(41)을 마스크로하여 상기 금속배선 물질층(39)을 식각한다. 이때, 상기 식각방지막(37)이 노출될때까지 실시한다.
이때, 상기 금속배선 물질층(39)과 식각방지막(37)의 높은 식각선택비 차이로 인하여 식각대상층 패턴들은 전기적으로 연결되어 있으므므로 플라즈마 유도전하전류에 의한 하부절연층의 손상은 제한된다. (도 3b)
그 다음, 상기 감광막패턴(41)을 마스크로하여 상기 식각방지막(37)을 식각한다.
이때, 상기 식각대상층인 금속배선 물질층(39) 보다 낮은 두께의 식각방지막을 식각함으로써 플라즈마 유도 전하 전류에 의한 하부절연층(35)의 특성 저하와 하부절연층(35)의 손실을 최소화할 수 있다. (도 3c)
상기한 종래기술의 제2실시예에 따른 반도체소자의 금속배선 형성방법은, 식각방지막으로 넌-노블 금속(non-noble metal) 인 텅스텐을 사용하여 후속 열처리공정시 산화가 용이하게 되고, 400 ℃ 이하의 낮은 온도에서 써머 버드젯 (thermal budget) 이 발생하여 소자의 특성 및 안정성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 후속 열처리공정으로 인한 소자의 특성 및 안정성을 향상시킬 수 있도록 노블 금속 ( noble metal )인 Ir 을 식각방지막으로 사용하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1, 도 2a 및 도 2b 는 종래기술의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 3a 내지 도 3c 는 종래기술의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21,31,51 : 반도체기판 13 : 피식각층
23,33,53 : 워드라인 25,35,55 : 하부절연층
27,39,63 : 금속배선 물질층 29,41,65 : 감광막패턴
37,61 : 식각방지막 57 : 접착층 ( glue layer )
59 : 확산방지막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,
반도체기판 상부에 하부절연층을 형성하는 공정과,
상기 하부절연층의 워드라인을 노출시키는 금속배선 콘택홀을 형성하는 공정과,
상기 콘택홀을 포함하는 전체표면상부에 접합층인 이리듐산화막(IrO2), 확산방지막인 티타늄질화막(TiN) 및 식각방지막인 이리듐(Ir) 적층구조를 형성하는 공정과,
상기 콘택홀을 매립하는 금속배선 물질층을 알루미늄막으로 형성하는 공정과,
상기 금속배선 물질층과 식각방지막의 식각선택비 차이를 이용하여 상기 금속배선 물질층을 패터닝하는 공정과,
후속공정으로 적층구조를 금속배선과 같은 크기로 패터닝하여 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
폴러-노드하임 터널링 (fowler nordheim tunneling) 현상으로 플라즈마 유도전하 전류가 하부 절연물질에 손상을 주게 되는 현상을 방지하기 위하여, 식각방지막을 형성하되, 산소분위기에서 산화되는 정도가 작고 균일하며 550 ℃ 이상의 고온에서 써머버드젯이 발생하여 고온 공정을 가능하게 하는 Ir 를 사용함으로써 높은 써머 버드젯 FeRAM 이나 고유전체박막이 구비되는 고밀도 DRAM 에 적용할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(51) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 상기 반도체기판의 활성영역에 워드라인(53)을 형성한다.
그리고, 그 상부에 비트라인, 캐패시터등의 단위소자가 구비된 하부절연층(55)을 형성하고 금속배선 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 워드라인(53)을 노출시키는 금속배선 콘택홀을 형성한다.
그리고, 상기 금속배선 콘택홀을 포함한 전체표면상부에 접합층(57), 확산방지막(59) 및 식각방지막(61)을 순차적으로 형성한다.
이때, 상기 접합층(57)은 Ti 또는 이리듐산화막 (IrO2) 으로 형성하되, 10 ∼ 10000 Å 정도의 두께로 형성한다.
그리고, 상기 확산방지막(59)은 TiN 을 10 ∼ 10000 Å 정도의 두께로 형성한다.
그리고, 상기 식각방지막(57)은 이리듐 (Ir) 으로 형성하되, 10 ∼ 10000 Å 정도의 두께로 형성한다.
그 다음, 전체표면상부에 금속배선 물질층(63)인 알루미늄막을 형성하고 그 상부에 감광막패턴(65)을 형성한다.
이때, 상기 감광막패턴(65)은 금속배선 마스크를 이용한 사진식각공정으로 형성한다. (도 4a)
그 다음, 상기 감광막패턴(65)을 마스크로하여 상기 금속배선 물질층(63)을 식각한다. 이때, 상기 식각방지막(61)이 노출될때까지 실시한다.
이때, 상기 금속배선 물질층(63)과 식각방지막(61)의 높은 식각선택비 차이로 인하여 식각대상층 패턴들은 전기적으로 연결되어 있으므므로 플라즈마 유도전하전류에 의한 하부절연층의 손상은 제한된다.
그리고, 상기 금속배선 물질층(63)의 식각공정은 1 ∼ 300 퍼센트의 과도식각공정을 수반한다. (도 4b)
그 다음, 상기 감광막패턴(65)을 마스크로하여 상기 식각방지막(61), 확산방지막(59) 및 접합층(57)을 순차적으로 을 식각한다.
이때, 상기 식각대상층인 금속배선 물질층(63) 보다 낮은 두께의 상기 식각방지막(61), 확산방지막(59) 및 접합층(57) 적층구조를 식각함으로써 플라즈마 유도 전하 전류에 의한 하부절연층(55)의 특성 저하와 손실을 최소화할 수 있다. (도 3c)
본 발명의 다른 실시예는, 종래기술 및 본 발명의 제1실시예에 구비되는 금속배선 물질층 상부에 질화막이나 산화막이 패터닝된 하드마스크를 형성하고, 후속 식각공정시 이를 식각마스크로 사용하여 금속배선을 형성하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 식각방지막으로 Ir 을 사용하고, 접합층을 이리듐산화막으로 형성하여 FeRAM 이나 고유전체 캐패시터가 구비되는 디램의 제조공정중 유발될 수 있는 특성 열화를 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체기판 상부에 하부절연층을 형성하는 공정과,
    상기 하부절연층의 워드라인을 노출시키는 금속배선 콘택홀을 형성하는 공정과,
    상기 콘택홀을 포함하는 전체표면상부에 접합층인 이리듐산화막(IrO2), 확산방지막인 티타늄질화막(TiN) 및 식각방지막인 이리듐(Ir) 적층구조를 형성하는 공정과,
    상기 콘택홀을 매립하는 금속배선 물질층을 알루미늄막으로 형성하는 공정과,
    상기 금속배선 물질층과 식각방지막의 식각선택비 차이를 이용하여 상기 금속배선 물질층을 패터닝하는 공정과,
    후속공정으로 적층구조를 금속배선과 같은 크기로 패터닝하여 금속배선을 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 접합층은 10 ∼ 10000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 확산방지막은 10 ∼ 10000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 식각방지막은 10 ∼ 10000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 금속배선 물질층의 식각공정은 1 ∼ 300 퍼센트 범위에서 과도식각을 수반하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 금속배선 물질층 상부에 질화막이나 산화막으로 하드마스크를 형성하고 후속 식각공정시 이를 식각마스크로 사용하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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