JP2002203894A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002203894A
JP2002203894A JP2001000161A JP2001000161A JP2002203894A JP 2002203894 A JP2002203894 A JP 2002203894A JP 2001000161 A JP2001000161 A JP 2001000161A JP 2001000161 A JP2001000161 A JP 2001000161A JP 2002203894 A JP2002203894 A JP 2002203894A
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oxide film
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etching
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Hiroyuki Hase
浩行 長谷
Koji Taniguchi
浩二 谷口
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Mitsubishi Electric Corp
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Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Abstract

(57)【要約】 【課題】 トレンチ分離構造において空隙が形成される
のを防止する半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１上に形成されたパッド酸
化膜、ポリシリコン膜３ａおよびシリコン窒化膜４ａを
含むマスクパターンをマスクとして、シリコン基板１に
異方性エッチングを施すことでトレンチを形成する。次
に、ポリシリコン膜３ａの側面に形成される酸化膜の部
分がパッド酸化膜の側面に形成される酸化膜の部分に対
してオーバーハング形状にならないようにポリシリコン
膜３ａの側面をエッチングにより後退させる。次に、露
出しているポリシリコン膜３ａの側面を含むトレンチの
内壁面に熱酸化処理を施すことで酸化膜７を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、トレンチ分離構造を形成するための半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置における分離構造にトレンチ
分離がある。トレンチ分離においてバーズビークを形成
するために、トレンチを形成した後にトレンチの露出し
た内壁を酸化する内壁酸化処理が施される。
【０００３】そこで、このような従来のトレンチ分離構
造を形成するための半導体装置の製造方法の一例につい
て説明する。まず、図１８に示すように、シリコン基板
１０１上にシリコン酸化膜からなるパッド酸化膜を形成
する。そのパッド酸化膜上にポリシリコン膜を形成す
る。そのポリシリコン膜上にシリコン窒化膜を形成す
る。そのシリコン窒化膜上にフォトレジストパターン
（図示せず）を形成する。
【０００４】そのフォトレジストパターンをマスクとし
て、シリコン窒化膜、ポリシリコン膜およびパッド酸化
膜に異方性エッチングを施してシリコン基板１０１の表
面を露出することにより、トレンチを形成するための、
シリコン窒化膜１０４ａ、ポリシリコン膜１０３ａおよ
びパッド酸化膜１０２ａを含むマスクパターンを形成す
る。そのマスクパターンをマスクとして、シリコン基板
１０１に異方性エッチングを施すことによりトレンチ１
０６を形成する。
【０００５】次に、図１９に示すように、熱処理（内壁
酸化処理）を施すことにより、露出したトレンチ１０６
の表面、パッド酸化膜の側面およびポリシリコン膜１０
３ａの側面上に酸化膜１０７を形成する。
【０００６】次に、図２０に示すようにトレンチ１０６
を埋めるようにシリコン酸化膜１０８を形成する。この
後、化学的機械研磨処理を施すことにより、シリコン酸
化膜１０８の表面を研磨する。次に、図２１に示すよう
に、シリコン酸化膜１０８にウエットエッチングを施す
ことにより、シリコン窒化膜１０４ａをほぼ完全に露出
する。
【０００７】その後、露出したシリコン窒化膜１０４ａ
を除去し、さらに、ポリシリコン膜１０３ａおよびパッ
ド酸化膜１０２ａを順次除去する。このようにして、図
２２に示すように、トレンチ分離酸化膜１０９において
バーズビークが形成される。
【０００８】次に、図２３に示すように、トレンチ分離
酸化膜１０９によりシリコン基板１０１の表面に形成さ
れた素子形成領域１１４を横切るように、ゲート電極１
１３を形成する。この後、たとえばメモリセル等を素子
形成領域１１４に形成することで、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）などの半導体装置
が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では次のような問題があった。上記の
ように、図１９に示す内壁酸化は、図１８に示すように
ポリシリコン膜１０３ａの側面がパッド酸化膜１０２ａ
およびトレンチ１０６の側面と略同一平面上にある状態
で行われる。
【００１０】内壁酸化において、ポリシリコン膜１０３
ａとシリコン基板１０１（トレンチ１０６の表面）の酸
化レートは実質的に同レベルであるが、パッド酸化膜１
０２ａの酸化レートはポリシリコン膜１０３ａの酸化レ
ートよりも小さい。このため、シリコン基板１０１の表
面およびポリシリコン膜１０３ａの表面ではパッド酸化
膜１０２ａの表面よりも速く酸化膜が成長することにな
り、ポリシリコン膜１０３ａの側面に成長した酸化膜の
部分がパッド酸化膜１０２ａの側面に成長した酸化膜に
対してオーバーハング形状になる。
【００１１】その結果、図１９に示すように、酸化膜１
０７のうちシリコン基板１０１の表面に成長した部分と
ポリシリコン膜１０３ａの表面に成長した部分との間に
凹部１２０が形成されることになる。凹部１２０が形成
された状態で、図２０に示す工程において埋め込み酸化
膜１０８がトレンチ１０６に埋め込まれると、凹部１２
０の部分は埋め込み酸化膜１０８によって埋め込まれず
に、空隙１２１として残ることになる。
【００１２】この空隙１２１は、図２２に示すように、
シリコン窒化膜１０４ａ、ポリシリコン膜１０３ａおよ
びパッド酸化膜１０２ａを順次除去した後に、トレンチ
分離酸化膜１０９において凹部１２２となる。このよう
な凹部１２２がトレンチ分離酸化膜１０９に形成された
状態でゲート電極１１３を形成しようとすると、ゲート
電極をパターニングする際に凹部１２２に存在するゲー
ト電極を形成するための導電性材料１１６を除去するこ
とができなくなる。
【００１３】このため、図２３に示すように、隣合うゲ
ート電極同士が、凹部１２２に残る導電性材料１１６に
よって互いに電気的に短絡することがあった。その結
果、半導体装置が所望の動作を行わなくなることがあっ
た。
【００１４】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、トレンチ分離構造におい
て空隙が形成されるのを防止する半導体装置の製造方法
を提供することである。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は以下の工程を備えている。半導体基板上
に、絶縁性を有する第１の膜、その第１の膜とは酸化特
性の異なる第２の膜およびマスク材となる膜を順次形成
する。第１の膜、第２の膜およびマスク材となる層にエ
ッチングを施すことにより、半導体基板に溝部を形成す
るためのマスクパターンを形成する。そのマスクパター
ンをマスクとして、半導体基板にエッチングを施すこと
により溝部を形成する。エッチングを施すことにより、
マスクパターンの側面に露出した第２の膜の側面の位置
を第１の膜側面の位置よりも後退させる。熱処理を施す
ことにより、後退した第２の膜の側面を含む第１の膜お
よび溝部の表面上に酸化膜を形成する。溝部を埋めるよ
うに酸化膜上に埋め込み絶縁膜を形成する。第２の膜の
側面の位置を第１の膜側面の位置よりも後退させる後退
工程では、熱処理に酸化膜を形成する熱処理工程の後に
第２の膜の側面上に成長した酸化膜が、第１の膜の側面
上に成長した酸化膜に対してオーバーハング形状になら
ないように、あらかじめ前記第２の膜の側面を後退させ
る。
【００１６】この製造方法によれば、第２の膜の側面上
に成長した酸化膜が第１の膜の側面上に成長した酸化膜
に対してオーバーハング形状にならないように、あらか
じめ第２の膜の側面を所定の長さ分だけ後退させている
ので、埋め込み絶縁膜を溝部に埋め込んだ際にボイドが
生じるのを防止することができる。これにより、トレン
チ分離構造において、たとえばトレンチ分離構造を横切
るように並走する２本のゲート電極を形成する際に、従
来の半導体装置のようにエッチングの残渣が生じるのを
防いで、２本のゲート電極が電気的に短絡するのを防止
することができる。
【００１７】後退工程では、第２の膜はドライエッチン
グにより後退させることが好ましい。
【００１８】この場合には、第２の膜の後退量（エッチ
ング量）の制御が容易であり、かつ、半導体基板の面内
における後退量の均一性も良好になる。
【００１９】また、後退工程では、第２の膜はウエット
エッチングにより後退させることが好ましい。
【００２０】この場合には、処理時間をより短縮するこ
とができる。さらに、後退工程は溝部を形成する工程の
前に行われることが好ましい。
【００２１】この場合には、溝部を形成する前に第２の
膜の側面を後退させておくことで、溝部の内壁部分にお
けるエッチングを防止でき、所望形状の酸化膜および埋
め込み酸化膜を含む分離酸化膜を形成することができ
る。
【００２２】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置の製造方法につ
いて説明する。まず、図１に示すように、たとえば熱酸
化法によりシリコン基板１上にシリコン酸化膜からなる
パッド酸化膜２を形成する。そのパッド酸化膜２上に、
たとえばＣＶＤ法によりポリシリコン膜３を形成する。
そのポリシリコン膜３上に、たとえばＣＶＤ法によりシ
リコン窒化膜４を形成する。
【００２３】次に、図２に示すように、シリコン窒化膜
４上にフォトレジストパターン５を形成する。そのフォ
トレジストパターン５をマスクとして、たとえば、ＣＨ
Ｆ3、ＣＦ4、ＡｒおよびＯ2を含むガスを用いて、圧力
約７００ｍＴｏｒｒ、ＲＦパワー約２００Ｗの下でシリ
コン窒化膜４に異方性エッチングを施す。
【００２４】引き続いて同じガスを用いて、圧力約２０
０ｍＴｏｒｒ、ＲＦパワー約５００Ｗの下でポリシリコ
ン膜３に異方性エッチングを施す。このときエッチング
により、ポリシリコン膜３の下に位置するパッド酸化膜
２も多少エッチングされる。その後、フォトレジストパ
ターン５を除去する。これにより、シリコン基板１にト
レンチを形成するための、シリコン窒化膜４ａ、ポリシ
リコン膜３ａおよびパッド酸化膜２ａからなるマスクパ
ターン２０が形成される。
【００２５】次に、図３に示すように、マスクパターン
２０をマスクとして、たとえば、Ｃｌ2およびＯ2を含む
ガスを用いて、圧力約０．６Ｐａ、ＲＦパワー約８０Ｗ
の下でシリコン基板１に異方性エッチングを施すこと
で、トレンチ６を形成する。なお、このとき、シリコン
基板１上に残っていたパッド酸化膜２もエッチングされ
る。
【００２６】次に、図４に示すように、たとえば、Ｃｌ
2およびＯ2を含むガスを用いて、圧力約０．８Ｐａ、Ｒ
Ｆパワー約６０Ｗの下でマスクパターン２０の側面に露
出しているポリシリコン膜３ａの側面にエッチング（等
方性）を施すことで、その側面を所定の長さＬ（約１０
〜２０ｎｍ）分だけ後退させる。
【００２７】次に、図５に示すように、酸素雰囲気およ
び温度１１００℃の下で、露出しているトレンチ６の内
壁面に酸化処理（内壁酸化処理）を施す。図６に示すよ
うに、この酸化処理によりトレンチ６の内壁面をなすシ
リコン基板の部分に形成される酸化膜の厚さＬ１は約３
５〜５０ｎｍであり、ポリシリコン膜３ａの側面に形成
される酸化膜の厚さＬ２は約４５〜６０ｎｍである。
【００２８】このとき、ポリシリコン膜３ａの側面をあ
らかじめ所定の長さＬ分だけ後退させていることで、ポ
リシリコン膜３ａの側面に形成される酸化膜の部分がパ
ッド酸化膜２ａの側面に形成される酸化膜の部分に対し
てオーバーハング形状にならない。これにより、酸化膜
７においてパッド酸化膜２ａが位置する部分に凹部が形
成されるようなことがなくなる。
【００２９】次に、図７に示すように、トレンチ６を埋
めるように高密度プラズマ（High Density Plasma）法
によりＨＤＰ酸化膜８を形成する。次に、図８に示すよ
うに、化学的機械研磨法によりＨＤＰ酸化膜８を研磨す
る。このとき、シリコン窒化膜４ａの表面が露出した段
階で研磨処理を止める。
【００３０】次に、図９に示すように、ＨＦ等によりウ
エットエンチングを施すことで、ＨＤＰ酸化膜８の表面
をシリコン窒化膜４ａとポリシリコン膜３ａとの界面付
近にまで後退させる。次に、図１０に示すように、シリ
コン窒化膜４ａを除去し、さらにポリシリコン膜３ａを
除去する。
【００３１】その後、図１１に示すように、ＨＦ等によ
りウエットエッチングを施すことで、パッド酸化膜２ａ
を除去する。このウエットエッチングにより、パッド酸
化膜２ａの近傍に位置するＨＤＰ酸化膜８も同時にエッ
チングされて、バーズビークを有するトレンチ分離酸化
膜９が形成される。
【００３２】次に、図１２に示すように、シリコン基板
１上にゲート絶縁膜１０を介在させて、ポリシリコン膜
１１およびタングステンシリサイドなどの金属シリサイ
ド膜１２を含むゲート電極１３を形成する。このゲート
電極１３は、図１３に示すように、トレンチ分離酸化膜
９によって囲まれた素子形成領域１４を横切るように形
成される。
【００３３】その後、素子形成領域１４にメモリセル等
を形成することで、半導体装置として、たとえばＤＲＡ
Ｍが完成する。
【００３４】上述した半導体装置の製造方法では、酸化
処理（内壁酸化処理）を施す前に、あらかじめ、ポリシ
リコン膜３ａの側面を所定の長さＬ分だけ後退させてい
ることで、酸化処理後におけるポリシリコン膜３ａの側
面に形成される酸化膜の部分がパッド酸化膜２ａの側面
に形成される酸化膜の部分に対してオーバーハング形状
にならない。これにより、酸化膜７においてパッド酸化
膜２ａが位置する部分に凹部が形成されるようなことが
なくなる。
【００３５】これにより、従来の半導体装置の製造方法
と比較すると、酸化膜７においてパッド酸化膜２ａが位
置する部分に凹部が形成されることがなくなり、ＨＤＰ
酸化膜８によりトレンチ６を埋め込む際に空隙が形成さ
れることがなくなる。空隙が形成されなくなることで、
パッド酸化膜２ａを除去した後に、トレンチ分離酸化膜
９において、図２１に示すような凹部が形成されること
がなくなる。
【００３６】凹部が形成されなくなることで、ゲート電
極を形成するためのパターニングを施す際に、トレンチ
分離酸化膜６と素子形成領域１４との境界近傍にゲート
電極を形成するための導電性材料からなる膜が除去され
ずに残るようなことがなくなる。
【００３７】その結果、図２２に示すような隣接するゲ
ート電極間が残った導電性材料からなる膜を介して電気
的に短絡するようなことがなくなって、半導体装置の所
望の動作が確保される。特に、ＤＲＡＭ等においては、
メモリセル領域には多数のトランジスタが形成されるた
め、このようなトランジスタのゲート電極が他のゲート
電極と電気的に短絡するのを防止して、ＤＲＡＭ等を確
実に動作させることができる。
【００３８】また、ポリシリコン膜３ａの側面を所定の
長さＬ分だけ後退させる際に、等方性ドライエッチング
により後退させていることで、その後退量の制御が容易
であり、かつ、シリコンウェハ面内における後退量の均
一性も良好になる。
【００３９】実施の形態２ 本発明の実施の形態２に係る半導体装置の製造方法につ
いて説明する。実施の形態１においては、ポリシリコン
膜３ａの側面を所定の長さＬ分だけ後退させるのに、等
方性ドライエッチングにより行う場合について説明し
た。本実施の形態では、これをウエットエッチングより
行う場合について説明する。
【００４０】すなわち、図３に示すトレンチ６を形成し
た後に、シリコンウェハ１をＮＨ4ＯＨ溶液に浸漬する
ことで、図１４に示すように、ポリシリコン膜３ａの側
面を長さＬ分だけ後退させる。その後、実施の形態１に
おいて説明した図７〜図１２に示す工程と同様の工程を
経ることで、トレンチ分離構造を有する半導体装置が得
られる。
【００４１】上述した半導体装置の製造方法では、実施
の形態１において説明したように、隣接するゲート電極
間の電気的な短絡を防止して半導体装置の所望の動作が
確保されることに加えて、特に、次のような効果が得ら
れる。
【００４２】すなわち、この半導体装置の製造方法で
は、ポリシリコン膜３ａの側面を後退させるのにウエッ
トエッチングにより行うことで処理時間の短縮を図るこ
とができる。
【００４３】実施の形態３ 本発明の実施の形態３に係る半導体装置の製造方法につ
いて説明する。まず、実施の形態１において説明した図
１および図２に示す工程と同様の工程を経ることで、図
１５に示す構造を得る。
【００４４】次に、図１６に示すように、ドライエッチ
ングまたはウェットエッチングを施すことにより、ポリ
シリコン膜３の側面を所定の長さ分だけ後退させる。こ
のとき、ドライエッチングを施す場合には、実施の形態
１において説明した図４に示す工程と同様の処理を行う
ことが好ましい。また、ウェットエッチングを施す場合
には、実施の形態２において説明した図１３に示す工程
と同様の処理を行うことが好ましい。
【００４５】次に、図１７に示すように、シリコン窒化
膜４ａ等をマスクとしてシリコン基板１に異方性エッチ
ングを施すことによりトレンチ６を形成する。異方性エ
ッチングの条件は、実施の形態１における図３に示す工
程において説明した条件と同様の条件を適用することが
好ましい。
【００４６】その後、実施の形態１において説明した図
７〜図１２に示す工程と同様の工程を経ることで、トレ
ンチ分離構造を有する半導体装置が得られる。
【００４７】上述した半導体装置の製造方法では、実施
の形態１において説明したように、隣接するゲート電極
間の電気的な短絡を防止して半導体装置の所望の動作が
確保されることに加えて、特に、次のような効果が得ら
れる。
【００４８】この半導体装置の製造方法では、ポリシリ
コン膜３ａの側面を後退させた後にシリコン基板１にト
レンチ６を形成する。トレンチ６を形成した後に、ポリ
シリコン膜３ａの側面を後退させると、その際にトレン
チ６の内壁部分（シリコン基板１の部分）も多少エッチ
ングされることになる。
【００４９】このため、トレンチ６を形成する前にポリ
シリコン膜３ａの側面を後退させておくことで、このよ
うなトレンチ６の内壁部分におけるエッチングを防止で
き、所望形状のトレンチ分離酸化膜９を形成することが
できる。
【００５０】今回開示された実施の形態はすべての点で
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
【００５１】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、第２の膜の側面上に成長した酸化膜が第１の膜の
側面上に成長した酸化膜に対してオーバーハング形状に
ならないように、あらかじめ第２の膜の側面を所定の長
さ分だけ後退させているので、埋め込み絶縁膜を溝部に
埋め込んだ際にボイドが生じるのを防止することができ
る。これにより、トレンチ分離構造において、たとえば
トレンチ分離構造を横切るように並走する２本のゲート
電極を形成する際に、従来の半導体装置のようにエッチ
ングの残渣が生じるのを防いで、２本のゲート電極が電
気的に短絡するのを防止することができる。
【００５２】後退工程では、第２の膜はドライエッチン
グにより後退させることが好ましく、この場合には、第
２の膜の後退量（エッチング量）の制御が容易であり、
かつ、半導体基板の面内における後退量の均一性も良好
になる。
【００５３】また、後退工程では、第２の膜はウエット
エッチングにより後退させることが好ましく、この場合
には、処理時間をより短縮することができる。
【００５４】さらに、後退工程は溝部を形成する工程の
前に行われることが好ましく、この場合には、溝部を形
成する前に第２の膜の側面を後退させておくことで、溝
部の内壁部分におけるエッチングを防止でき、所望形状
の酸化膜および埋め込み酸化膜を含む分離酸化膜を形成
することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行われる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行われる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行われる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行われる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の部
分拡大断面図である。
【図７】 同実施の形態において、図５に示す工程の後
に行われる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行われる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行われる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行われる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行われる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行われる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
における一平面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１５】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行われる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行われる工程を示す断面図である。
【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１９】 図１８に示す工程の後に行われる工程を示
す断面図である。
【図２０】 図１９に示す工程の後に行われる工程を示
す断面図である。
【図２１】 図２０に示す工程の後に行われる工程を示
す断面図である。
【図２２】 図２１に示す工程の後に行われる工程を示
す断面図である。
【図２３】 図２２に示す工程の後に行われる工程を示
す一平面図である。
【符号の説明】
１ シリコン基板、２、２ａ パッド酸化膜、３、３ａ
ポリシリコン膜、４、４ａ シリコン窒化膜、５ フ
ォトレジストパターン、６ トレンチ、７ 酸化膜、８
ＨＤＰ酸化膜、９ トレンチ分離酸化膜、１０ ゲー
ト酸化膜、１１ポリシリコン膜、１２ タングステンシ
リサイド膜、１３ ゲート電極、１４素子形成領域、１
５ フォトレジストパターン、２０ マスクパターン。
フロントページの続き (72)発明者 谷口 浩二 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA36 AA37 AA44 AA45 CA17 DA02 DA04 DA23 DA24 DA25 DA26 DA27 DA33 DA53

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、絶縁性を有する第１の
    膜、前記第１の膜とは酸化特性の異なる第２の膜および
    マスク材となる膜を順次形成する工程と、 前記第１の膜、前記第２の膜および前記マスク材となる
    層にエッチングを施すことにより、前記半導体基板に溝
    部を形成するためのマスクパターンを形成する工程と、 前記マスクパターンをマスクとして、前記半導体基板に
    エッチングを施すことにより溝部を形成する工程と、 エッチングを施すことにより、前記マスクパターンの側
    面に露出した前記第２の膜の側面の位置を、前記第１の
    膜側面の位置よりも後退させる後退工程と、 熱処理を施すことにより、後退した前記第２の膜の側面
    を含む前記第１の膜および前記溝部の表面上に酸化膜を
    形成する熱処理工程と、 前記溝部を埋めるように前記酸化膜上に埋め込み絶縁膜
    を形成する工程とを備え、 前記後退工程では、前記熱処理工程後に前記第２の膜の
    側面上に成長した酸化膜が、前記第１の膜の側面上に成
    長した酸化膜に対してオーバーハング形状にならないよ
    うに、あらかじめ前記第２の膜の側面を後退させる、半
    導体装置の製造方法。
  2. 【請求項２】 前記後退工程では、前記第２の膜はドラ
    イエッチングにより後退させる、請求項１記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記後退工程では、前記第２の膜はウエ
    ットエッチングにより後退させる、請求項１記載の半導
    体装置の製造方法。
  4. 【請求項４】 前記後退工程は、前記溝部を形成する工
    程の前に行われる、請求項１〜３のいずれかに記載の半
    導体装置の製造方法。
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