KR20010004583A - 반도체 소자의 정렬키 형성방법 - Google Patents
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Abstract
본 발명은 비트라인 콘택홀의 형성시 비트라인 콘택에 대한 정렬키를 일정한 깊이로 형성함으로써, 웨이퍼 정렬패일 및 오정렬등의 문제를 효과적으로 방지할 수 있는 반도체 소자의 정렬키 형성방법을 제공한다.
본 발명에 따라, 다이영역과 스크라이브 라인영역이 정의되고, 스크라이브 라인영역에는 정렬키영역이 정의된 반도체 기판 상에 제 1 층간절연막을 형성하고, 제 1 층간절연막을 식각하여 다이영역에 플러그용 제 1 콘택홀을 형성함과 동시에 스크라이브 라인영역의 정렬키영역을 노출시킨다. 그런 다음, 제 1 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 증착하고, 폴리실리콘막을 전면식각하여 다이영역에 플러그를 형성함과 동시에 스크라이브 라인영역의 노출된 정렬키영역에 폴리실리콘막 패턴을 형성한다. 그리고 나서, 기판 전면에 제 2 층간절연막을 형성하고, 제 2 층간절연막을 상기 플러그 및 폴리실리콘막 패턴이 노출되도록 식각하여 다이영역에 플러그를 노출시키는 제 2 콘택홀을 형성함과 동시에 스크라이브 라인의 정렬키영역에 일정 깊이의 정렬키를 형성한다. 본 실시예에서, 제 1 층간절연막은 BPSG막으로 형성하고, 제 2 층간절연막은 PE-TEOS막으로 형성하고, PE-TEOS막은 1,000 내지 1,400Å의 두께로 형성한다.
Description
본 발명은 반도체 소자의 정렬키 형성방법에 관한 것으로, 특히 비트라인 콘택에 대한 반도체 소자의 정렬키 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 제조공정 중 웨이퍼의 노광시, 정렬키(alignment key)를 사용하여 웨이퍼를 레티클에 정렬하고, 레티클의 정보를 웨이퍼 상에 노광한다. 또한, 이러한 정렬키는 다이(die)와 다이 사이를 분할하는 스크라이브 라인 (scribe line) 상에 배치된다.
도 1은 종래의 비트라인 콘택(폴리2 콘택)에 대한 반도체 소자의 정렬키 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 다이영역(미도시)과 스크라이브 라인영역(S)이 정의된 반도체 기판(10) 상에 제 1 층간절연막으로서 BPSG막(11)을 형성하고, BPSG막(11)을 식각하여 다이영역에 랜딩 플러그용 제 1 콘택홀을 형성한다. 그리고 나서, 상기 제 1 콘택홀에 매립되도록 BPSG막(11) 상에 폴리실리콘막을 증착하고 전면식각하여 스크라이브 라인영역(S) 상의 폴리실리콘막을 제거함과 동시에 다이영역에 랜딩 플러그를 형성한다.
그런 다음, 기판 전면에 제 2 층간절연막으로서 플라즈마 보조(Plasma Enhanced; PE)-TEOS막(12)을 증착한 후 다이영역의 랜딩 플러그가 노출되도록 식각하여, 상기 다이영역에 랜딩 플러그를 노출시키는 비트라인용 제 2 콘택홀을 형성함과 동시에 스크라이브 라인영역(S)에 비트라인 콘택에 대한 정렬키(100)를 형성한다.
그러나, 상기한 종래의 비트라인 콘택에 대한 정렬키를 형성하기 위한 PE- TEOS막(12)의 식각시 식각깊이를 제어하기가 어려워서 하부의 BPSG막(11)이 식각되는등, 정렬키(100)의 일정한 식각깊이를 얻을 수 없는 문제가 있다. 이에 따라, 예컨대 레이저를 웨이퍼 정렬 광원으로 사용하는 경우, 신호가 웨이퍼 정렬키의 불규칙한 깊이에 의해 주기적으로 증감하기 때문에, 특정 깊이를 갖는 웨이퍼정렬키는 신호가 작아서 정렬패일 및 오정렬을 유발한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 비트라인 콘택홀의 형성시 비트라인 콘택에 대한 정렬키를 일정한 깊이로 형성함으로써, 웨이퍼 정렬패일 및 오정렬등의 문제를 효과적으로 방지할 수 있는 반도체 소자의 정렬키 형성방법을 제공할 수 있는 반도체 소자의 정렬키 형성방법을 제공함에 그 목적이 있다.
도 1는 종래의 반도체 소자의 정렬키 형성방법을 설명하기 위한 단면도.
도 2은 본 발명이 실시예에 따른 반도체 소자의 정렬키 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 : 반도체 기판 21 : BPSG막
22 : 폴리실리콘막 패턴 23 : PE-TEOS막
200 : 정렬키 S : 스크라이브 라인영역
AK : 정렬키영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, 다이영역과 스크라이브 라인영역이 정의되고, 스크라이브 라인영역에는 정렬키영역이 정의된 반도체 기판 상에 제 1 층간절연막을 형성하고, 제 1 층간절연막을 식각하여 다이영역에 플러그용 제 1 콘택홀을 형성함과 동시에 스크라이브 라인영역의 정렬키영역을 노출시킨다. 그런 다음, 제 1 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 증착하고, 폴리실리콘막을 전면식각하여 다이영역에 플러그를 형성함과 동시에 스크라이브 라인영역의 노출된 정렬키영역에 폴리실리콘막 패턴을 형성한다. 그리고 나서, 기판 전면에 제 2 층간절연막을 형성하고, 제 2 층간절연막을 상기 플러그 및 폴리실리콘막 패턴이 노출되도록 식각하여 다이영역에 플러그를 노출시키는 제 2 콘택홀을 형성함과 동시에 스크라이브 라인의 정렬키영역에 일정 깊이의 정렬키를 형성한다.
본 실시예에서, 제 1 층간절연막은 BPSG막으로 형성하고, 제 2 층간절연막은 PE-TEOS막으로 형성하고, PE-TEOS막은 1,000 내지 1,400Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 비트라인 콘택에 대한 반도체 소자의 정렬키 형성방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 다이영역(미도시)과 스크라이브 라인영역(S)이 정의되고, 스크라이브 라인영역(S)에는 정렬키영역(AK)이 정의된 반도체 기판(20) 상에 제 1 층간절연막으로서 BPSG막(21)을 형성하고, BPSG막(21)을 식각하여 다이영역에 랜딩 플러그용 제 1 콘택홀을 형성함과 동시에, 스크라이브 라인영역(S)의 정렬키영역 (AK)을 노출시킨다.
그리고 나서, 상기 제 1 콘택홀에 매립되도록 기판 전면에 랜딩 플러그용 폴리실리콘막을 증착하고 전면식각하여 상기 다이영역에 랜딩 플러그를 형성함과 동시에 스크라이브 라인영역(S)의 노출된 정렬키영역(AK)에 이후 식각정지막으로서 작용할 폴리실리콘막 패턴(22)을 형성한다. 즉, 전면식각시 BPSG막(21) 상부의 폴리실리콘막은 제거되고, 단차에 의해 노출된 정렬키영역(AK)에만 폴리실리콘막이 잔재하여 폴리실리콘막 패턴(22)이 형성된다.
그런 다음, 기판 전면에 제 2 층간절연막으로서 PE-TEOS막(23)을 증착한 후 상기 랜딩 플러그 및 폴리실리콘막 패턴(22)이 노출되도록 식각하여, 상기 다이영역에 랜딩 플러그를 노출시키는 비트라인용 제 2 콘택홀을 형성함과 동시에 스크라이브 라인(S)의 정렬키영역(AK)에 비트라인 콘택에 대한 정렬키(200)를 형성한다. 바람직하게, PE-TEOS막(23)은 우수한 정렬키 신호를 얻을 수 있는 정렬키 두께를 고려하여, 예컨대 1,000 내지 1400Å, 바람직하게 1,200Å의 두께로 형성한다. 이때, 정렬키영역(AK) 상의 폴리실리콘막 패턴(22)이 식각 마스크로서 작용하기 때문에, 일정한 깊이의 정렬키(200)를 얻을 수 있다.
한편, 하기의 (표 1)은 상기한 본 발명의 정렬키와 종래의 정렬키의 신호강도를 비교한 표로서, (표 1)에서 알 수 있는 바와 같이, 종래에 비하여 본 발명의 정렬키가 약 20배 정도의 신호강도를 갖는다.
| Y축 신호강도 | X축 신호강도 | |||
| 최소값 | 최대값 | 최소값 | 최대값 | |
| 종래 | 1.6 | 2.5 | 1.8 | 2.5 |
| 본 발명 | 39.8 | 44.7 | 39.2 | 44.9 |
상기한 본 발명에 의하면, 정렬키 형성시 식각 정지막을 이용하기 때문에 일정한 깊이의 정렬키를 얻을 수 있고, 정렬키 신호강도가 높기 때문에, 웨이퍼 정렬패일 및 오정렬등의 문제가 효과적으로 방지된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (4)
- 다이영역과 스크라이브 라인영역이 정의되고, 상기 스크라이브 라인영역에는 정렬키영역이 정의된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 식각하여 상기 다이영역에 플러그용 제 1 콘택홀을 형성함과 동시에 상기 스크라이브 라인영역의 정렬키영역을 노출시키는 단계;상기 제 1 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 증착하는 단계;상기 폴리실리콘막을 전면식각하여 상기 다이영역에 플러그를 형성함과 동시에 상기 스크라이브 라인영역의 노출된 정렬키영역에 폴리실리콘막 패턴을 형성하는 단계;상기 기판 전면에 제 2 층간절연막을 형성하는 단계; 및상기 제 2 층간절연막을 상기 플러그 및 폴리실리콘막 패턴이 노출되도록 식각하여 상기 다이영역에 상기 플러그를 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 스크라이브 라인의 정렬키영역에 일정 깊이의 정렬키를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정렬키 형성방법.
- 제 1 항에 있어서, 상기 제 1 층간절연막은 BPSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 정렬키 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 층간절연막은 PE-TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 정렬키 형성방법.
- 제 3 항에 있어서, 상기 PE-TEOS막은 1,000 내지 1,400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 정렬키 형성방법.
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| KR1019990025275A KR20010004583A (ko) | 1999-06-29 | 1999-06-29 | 반도체 소자의 정렬키 형성방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688487B1 (ko) * | 2001-02-02 | 2007-03-09 | 삼성전자주식회사 | 오버레이 키의 형성방법 및 그에 의한 오버레이 키 |
| KR100815798B1 (ko) * | 2006-12-26 | 2008-03-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1999
- 1999-06-29 KR KR1019990025275A patent/KR20010004583A/ko not_active Application Discontinuation
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| KR100815798B1 (ko) * | 2006-12-26 | 2008-03-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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