KR20010056779A - 금속을 이용한 반도체 소자의 퓨즈 형성 방법 - Google Patents
금속을 이용한 반도체 소자의 퓨즈 형성 방법 Download PDFInfo
- Publication number
- KR20010056779A KR20010056779A KR1019990058388A KR19990058388A KR20010056779A KR 20010056779 A KR20010056779 A KR 20010056779A KR 1019990058388 A KR1019990058388 A KR 1019990058388A KR 19990058388 A KR19990058388 A KR 19990058388A KR 20010056779 A KR20010056779 A KR 20010056779A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- forming
- gas
- contact hole
- etching
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 제조 공정에 있어서, 금속을 이용하여 퓨즈를 형성함으로써, 공정을 용이하게 수행하고 공정 시간도 감소시키는 방법에 관한 것이다.
본 발명의 퓨즈 형성 방법은 반도체 기판 상에 일정 간격으로 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막 상에 제 1 층간 절연막을 형성하는 단계와, 상기 일정 간격을 갖는 폴리 실리콘막에 금속 배선용 콘택홀을 형성하는 단계와, 상기 폴리 실리콘막에 접촉되도록 퓨즈용 제 1 금속 전극을 형성하는 단계와, 상기 제 1 금속 전극이 덮이도록 제 2 층간 절연막, 제 2 금속 전극 및 보호막을 형성하는 단계와, 상기 보호막 또는 제 2 층간 절연막을 식각하여 리페어용 콘택홀 및 패드용 콘택홀을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로서, 보다 구체적으로는 일정 간격으로 형성된 폴리 실리콘막을, 금속 배선 공정에 사용되는 금속 전극으로 이어서 퓨즈를 형성함으로써, 퓨즈 형성을 용이하게 하고, 제조 공정에 소요되는 시간도 감소시키는 방법에 관한 것이다.
반도체 메모리 소자의 제조 공정에서 결함(Fail)이 발생한 경우에는, 결함이 발생한 부분을 리페어(Repair)하기 위하여 퓨즈를 사용하고 있는데, 게이트 전극 또는 비트 라인(Bit Line)을 형성하는데 사용되는 폴리 실리콘을 사용하여 상기 퓨즈를 형성한다. 반도체 소자에서 결함이 발생한 경우에, 레이저를 이용하여 상기와 같이 형성된 퓨즈를 절단함으로써, 결함이 발생한 부분을 제거하고, 결함이 발생하지 않은 부분을 통하여 소자의 정상적인 동작을 가능하게 한다. 따라서, 레이저에 의한 퓨즈의 절단이 용이하게 이루어지기 위해서는 퓨즈와 퓨즈 상부에 증착되는 산화막의 두께를 일정하게 유지하여야 한다.
도 1은 폴리 실리콘을 이용한 종래의 퓨즈 형성 방법을 도시한 것이다. 도 1을 참조하면, 종래의 퓨즈 형성 방법은 반도체 기판(1) 상에 퓨즈용 폴리 실리콘막(2)을 형성하고, 그 상부에 층간 절연막(3, 5)을 증착하고, 금속 전극(6) 및 보호막(Passivation: 7)을 형성한 후에 리페어용 콘택홀(8a) 및 패드용 콘택홀(8b)을 형성한다. 이 때, 리페어용 콘택홀(8a)을 형성하기 위하여 상기 보호막(7) 및 층간 절연막(3, 5)을 식각 하는데, 퓨즈로 사용되는 폴리 실리콘막(2) 상부에 일정 두께, 예를 들면 1,000 내지 3,000 Å 두께의 산화막(A)을 잔류시킨다.
결함이 발생하여 상기 퓨즈(2)를 절단하는 경우에는, 상기와 같이 리페어용 콘택홀(8a) 하부에 잔류된 산화막(A)을 통하여 레이저를 주사하여 절단을 수행하게된다. 따라서, 레이저가 주사되는 리페어용 콘택홀(8a)을 형성하는 공정과, 퓨즈 상부의 산화막 두께를 일정하게 유지하는 것이 중요하다.
상기와 같이 폴리 실리콘으로 퓨즈(2)를 형성하는 경우에는 금속 전극(6)을 오픈 시키도록 패드용 콘택홀(8b)을 형성하는 과정과 퓨즈(2) 상부의 산화막이 일정 두께로 남을 때까지 리페어용 콘택홀(8a)을 형성하는 과정을 동시에 수행한다.
그러나, 반도체 소자가 0.18 ㎛ 이하로 점차 고집적화 되어 감에 따라 층간 산화막의 형성 후에 행하는 평탄화 공정, 예를 들어 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 등으로 주변 영역의 레이어(Layer) 두께가 점차 증가하고 있기 때문에, 공정의 안정화를 위해서 도 1에 도시된 바와 같이 중간에 블로킹 층(4)을 삽입하고 있다.
또한, 폴리 실리콘막(2)을 퓨즈로 사용하는 경우에는 상부의 보호막(7)으로부터 상기 폴리 실리콘막(2)까지 리페어용 콘택홀(8a)을 형성하기 때문에, 상기 리페어용 콘택홀(8a)의 깊이가 깊어져서 식각을 위한 포토 레지스트(Photo Resist)의 두께도 그에 따라 증가하게 된다.
도 2는 상기와 같이 폴리 실리콘막으로 퓨즈를 형성한 경우에 있어서, 반도체 소자의 단면을 주사 전자 현미경(Scanning Electron Microscope: SEM)으로 촬영한 사진을 도시한 것이다. 도 2를 참조하면, 하부의 폴리 실리콘막(2) 까지 리페어용 콘택홀(8a)을 형성하는 경우에 상기 리페어용 콘택홀(8a)의 깊이가 상당히 깊어지는 것을 볼 수 있다.
따라서, 반도체 소자를 형성하기 위한 공정 시간이 점차 길어지게 되는데, 웨이퍼 1 장을 생산하는데 10 분 정도의 시간이 소요되는 경우에, 1 로트(Lot) 당 공정 시간이 약 5 시간이 소요되게 되어 생산성이 저하된다. 결국, 공정 시간을 줄이기 위하여 식각률을 높이려면, 식각 성능이 우수한 새로운 장비를 도입해야 되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 리페어 절단이 이루어지는 폴리 실리콘 부분을 미리 절단한 후에, 금속 전극을 이용하여 상기 절단된 폴리 실리콘막을 이어주는 퓨즈를 형성함으로써, 리페어용 콘택홀의 형성을 용이하게 하고, 공정 시간을 줄이는데 그 목적이 있다.
도 1은 종래의 퓨즈 형성 방법에 의한 반도체 소자의 단면도,
도 2는 상기 도 1의 방법에 의해 형성된 반도체 소자의 주사 전자 현미경 사진,
도 3a 내지 도 5는 본 발명의 실시예에 따른 금속 퓨즈 형성 방법을 나타내는 각 공정별 단면도 및 평면도.
(도면의 주요 부분에 대한 부호의 명칭)
11: 반도체 기판 12: 퓨즈용 폴리 실리콘막
13: 제 1 층간 절연막 14: 제 1 금속 전극
14a: 금속 배선용 콘택홀 15: 제 2 층간 절연막
16: 제 2 금속 전극 17: 보호막
18a: 리페어용 콘택홀 18b: 패드용 콘택홀
상기한 목적을 달성하기 위하여, 본 발명은 패턴이 형성된 반도체 기판 상에 일정 간격으로 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막 상에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막의 일정 부분을 식각하여 폴리 실리콘막이 노출되도록 금속 배선용 콘택홀을 형성하는 단계와, 일정 간격의 폴리 실리콘막을 이어주도록 제 1 금속 전극을 형성하는 단계와, 상기 제 1 층간 절연막 상에 제 2 층간 절연막과 제 2 금속 전극, 보호막을 순차적으로 형성하는 단계와, 상기 보호막 또는 제 2 층간 절연막을 식각하여 리페어용 콘택홀 및 패드용 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리 실리콘막은 Cl2가스를 주 반응 가스로 하고, O2가스를 첨가하여식각 속도를 조절함으로써 일정 간격으로 형성하는 것을 특징으로 한다.
상기 제 1 금속 전극은 일정 간격으로 떨어진 폴리 실리콘막을 이어주도록 형성하는 것을 특징으로 한다.
상기 금속 배선용 콘택홀은 C-F 계열의 가스를 주 반응 가스로 하고, C-H-F 계열의 가스를 첨가하며, CO 또는 O2가스로 식각 속도를 조절하는 것을 특징으로 한다.
상기 리페어용 콘택홀은 상기 제 1 금속 전극 상부의 층간 절연막이 1,000 내지 3,000 Å의 두께가 남도록, 보호막 및 제 2 층간 절연막을 식각하는 것을 특징으로 한다.
상기 리페어용 콘택홀은 제 2 금속 전극을 정지층으로 하여 패드용 콘택홀을 함께 형성하는 제 1 식각 단계와, 제 1 금속 전극 상부까지 식각하는 제 2 식각 단계를 인-시튜(In-situ)로 진행하는 것을 특징으로 한다.
상기 제 1 식각 단계는 식각 가스로서, CF4+ 4 %의 O2 에 CHF3가 추가된 가스를 사용하거나, SF6+ H2가스를 사용하는 것을 특징으로 한다.
상기 제 2 식각 단계는 CF4를 주 반응 가스로 하여 Ar이 첨가된 가스를 식각 가스로 하고, 식각률을 증가시키기 위하여 NF3를 첨가하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3a 내지 도 5는 본 발명의 실시예에 따른 금속 퓨즈 형성 방법을 설명하기 위한 공정별 단면도 및 평면도를 도시한 것이다.
먼저, 도 3a에 도시된 바와 같이 소정의 패턴이 형성된 반도체 기판(11) 상에 퓨즈용 폴리 실리콘막(12)을 형성한다. 상기 퓨즈용 폴리 실리콘막(12)은 게이트 전극을 형성하는 경우에 동시에 형성하거나, 비트 라인을 형성하는 경우에 동시에 형성할 수 있다. 이 때, 상기 퓨즈용 폴리 실리콘막(12)은 일정 간격(C)을 두고 형성되도록 한다.
상기 퓨즈용 폴리 실리콘막(12)을 일정 간격으로 형성하기 위해서, 반도체 기판(11)의 상부에 폴리 실리콘막(12)을 증착하고, 일정 부분(C)을 식각한다. 상기 일정 부분(C)을 식각하는 과정은 종래의 게이트 전극의 식각 조건과 동일하게, Cl2가스를 주 반응 가스로 하여, 식각 속도를 조절하기 위하여 O2가스를 첨가한다.
이렇게 폴리 실리콘막의 소정 부분이 식각되어 형성된 반도체 소자의 평면도는 도 3b와 같이 나타난다.
그 후에, 도 4a에 도시된 바와 같이 반도체 기판(11) 상에 제 1 층간 절연막(13)을 형성하고, 금속 배선용 콘택홀(14a)을 통하여 퓨즈용 폴리 실리콘막(12)에 접촉되도록 제 1 금속 전극(14)을 형성한다. 상기 제 1 금속 배선용 콘택홀(14a)은 일정 간격만큼 떨어져서 형성된 폴리 실리콘막(12)의 양쪽 부분에 접촉되고, 제 1 금속 전극(14)에 의해 서로 연결되기 때문에, 일정 간격의 폴리 실리콘막(12)과 제 1 금속 전극(14)은 서로 이어져서 하나의 퓨즈를 형성한다.
상기 제 1 금속 배선용 콘택홀(14a)을 형성하는 과정은 종래의 금속 배선용 콘택홀을 형성하는 조건과 동일하게, C4F8과 같은 C-F 계열의 가스를 주 반응 가스로 하고, CHF 계열의 가스를 첨가한다. 이 때, 식각 속도를 조절하기 위하여 CO 또는 O2가스를 사용한다. 상기에서, 주 반응 가스로 사용하는 C-F 계열의 가스는 특히, C4F8가스를 사용하는 것이 바람직하다.
이렇게 형성된 반도체 소자의 평면도는 도 4b와 같이 나타난다.
다음으로, 도 5에 도시된 바와 같이 상기 제 1 금속 전극(14)이 덮이도록 제 2 층간 절연막(15) 및, 제 2 금속 전극(16), 보호막(17)을 형성하고, 리페어용 콘택홀(18a) 및 패드용 콘택홀(18b)을 형성한다.
이 때, 상기 패드용 콘택홀(18b)과 리페어용 콘택홀(18a)을 형성하는 과정에서 보호막(17)을 식각하는 단계와 제 2 층간 절연막(15)을 식각하는 단계는 인-시튜로 진행한다. 이 때, 리페어용 콘택홀(18a)의 깊이는 제 1 금속 전극(14)의 상부까지만 형성되어, 도 1의 종래의 퓨즈 형성 방법에 비하여 적은 깊이로 식각하기 때문에, 별도의 블로킹 층이 필요하지 않다.
상기에서 보호막(17)을 식각하는 단계는 제 2 금속 전극(16)을 식각 정지층으로 하여, CF4+ O2(4%) 가스에 CHF3가스를 첨가한 것을 식각 가스로 사용하거나, SF6+ H2가스를 주 반응 가스로 사용한다. 그리고, 제 2 층간 절연막(15)을 식각하는 단계는 Ar 가스가 첨가된 CF4가스를 사용하는데, NF3를 첨가하여 식각률을 증가시킬 수 있다.
상기 리페어용 콘택홀(18a)은 제 1 금속 전극(14) 상부의 소정 높이까지 식각을 하여 형성하는데, 제 1 금속 전극(14) 상부의 제 1 층간 절연막(15)이 1,000 내지 3,000 Å의 두께가 남도록 식각한다. 따라서, 메모리 소자에 결함이 발생했을 때, 레이저를 이용하여 상기 리페어용 콘택홀(18a) 하부에 잔류된 층간 절연막(D)과 퓨즈 역할을 하는 제 1 금속 전극(14)을 절단함으로써, 리페어를 수행한다.
상기와 같이, 낮은 깊이로 리페어용 콘택홀(18a)을 형성하는 경우에는 보호막(17) 상부에 형성하는 포토 레지스트의 두께를 줄일 수 있고, 그에 따라 식각 속도도 증가시킬 수 있다.
특히, 이러한 금속 퓨즈를 형성하는 방법은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 플래시(Flash) 메모리, 논리 소자 등의 각종 메모리 소자에 적용 가능하다.
이상에서, 자세히 설명한 바와 같이 본 발명의 퓨즈 형성 방법에 따르면, 리페어용 콘택홀의 형성을 용이하게 할 수 있어서, 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
또한, 상기 리페어용 콘택홀의 식각 깊이를 줄일 수 있어서, 반도체 소자의 제조 공정에 따를 식각 시간을 단축할 수 있고, 부수적인 장비가 없이도 식각률을 증가시킬 수 있어서 경비를 절감시킬 수 있는 장점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (10)
- 반도체 기판 상에 일정 간격으로 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막 상에 제 1 층간 절연막을 형성하는 단계;상기 일정 간격을 갖는 폴리 실리콘막의 소정 부분이 노출되도록 금속 배선용 콘택홀을 형성하는 단계;상기 폴리 실리콘막에 접촉되도록 퓨즈용 제 1 금속 전극을 형성하는 단계;상기 제 1 금속 전극이 덮이도록 제 2 층간 절연막, 제 2 금속 전극 및 보호막을 형성하는 단계; 및상기 보호막 또는 제 2 층간 절연막을 식각하여 리페어용 콘택홀 및 패드용 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 폴리 실리콘막은Cl2가스를 주 반응 가스로 하고,O2가스를 첨가하여 식각 속도를 조절함으로써 일정 간격으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 제 1 금속 전극은금속 배선용 콘택홀을 통하여 일정 간격으로 형성된 폴리 실리콘막에 접촉되어, 상기 일정 간격의 폴리 실리콘막을 이어주도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 금속 배선용 콘택홀은C-F 계열의 가스를 주 반응 가스로 하여 C-H-F 계열의 가스를 첨가하고,CO 또는 O2가스를 사용하여 식각 속도를 조절하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 4 항에 있어서, 상기 C-F 계열의 가스는C4F8가스인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 리페어용 콘택홀은보호막을 식각하는 단계와, 제 2 층간 절연막을 식각하는 단계를 인-시튜로 진행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 6 항에 있어서, 상기 보호막을 식각하는 단계는CF4+ 4%의 O2가스에 CHF3가스를 추가하여 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 6 항에 있어서, 상기 보호막을 식각하는 단계는SF6+ He 가스를 주 반응 가스로 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 6 항에 있어서, 상기 제 2 층간 절연막을 식각하는 단계는CF4가스를 주 반응 가스로 하여 Ar 가스를 추가하고,NF3가스를 첨가하여 식각률을 증가시키는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 리페어용 콘택홀은퓨즈용 제 1 금속 전극의 상부에 잔류되는 제 1 층간 절연막의 두께가 1,000 내지 3,000 Å가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058388A KR20010056779A (ko) | 1999-12-16 | 1999-12-16 | 금속을 이용한 반도체 소자의 퓨즈 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058388A KR20010056779A (ko) | 1999-12-16 | 1999-12-16 | 금속을 이용한 반도체 소자의 퓨즈 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010056779A true KR20010056779A (ko) | 2001-07-04 |
Family
ID=19626434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990058388A KR20010056779A (ko) | 1999-12-16 | 1999-12-16 | 금속을 이용한 반도체 소자의 퓨즈 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010056779A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030028062A (ko) * | 2001-09-27 | 2003-04-08 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈박스 형성방법 |
| KR100594219B1 (ko) * | 2000-06-21 | 2006-06-30 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체 장치를 제조하는 방법 |
-
1999
- 1999-12-16 KR KR1019990058388A patent/KR20010056779A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594219B1 (ko) * | 2000-06-21 | 2006-06-30 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체 장치를 제조하는 방법 |
| KR20030028062A (ko) * | 2001-09-27 | 2003-04-08 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈박스 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003133415A (ja) | 半導体素子の導電配線形成方法 | |
| US20060019489A1 (en) | Method for forming storage node contact of semiconductor device | |
| JP2007201481A (ja) | 半導体装置及びその製造方法 | |
| KR20010056779A (ko) | 금속을 이용한 반도체 소자의 퓨즈 형성 방법 | |
| KR100400300B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR100326260B1 (ko) | 다단계 식각을 사용한 반도체 소자의 전도라인 형성방법 | |
| KR0174984B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR100303318B1 (ko) | 반도체 소자의 자기정렬 콘택홀 형성방법 | |
| KR940011731B1 (ko) | 개구부의 형성방법 | |
| KR100911864B1 (ko) | 반도체 소자의 제조방법 | |
| KR100276562B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR20080002487A (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR100434710B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| JP3196847B2 (ja) | 配線構造及びその製造方法 | |
| KR101035644B1 (ko) | 반도체 소자의 제조방법 | |
| KR100843903B1 (ko) | 반도체 소자의 제조방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100673238B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
| KR20010045387A (ko) | 반도체 소자의 퓨즈 형성 방법 | |
| KR20020024919A (ko) | 반도체소자의 퓨즈박스 제조 방법 | |
| KR20040001478A (ko) | 금속 배선 형성 방법 | |
| KR20030058636A (ko) | 반도체소자의 형성방법 | |
| US20030003726A1 (en) | Metal lines of semiconductor devices and methods for forming | |
| KR20020027696A (ko) | 퓨즈박스의 제조 방법 | |
| KR20080002515A (ko) | 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |