KR100594219B1

KR100594219B1 - 퓨즈를 포함하는 반도체 장치를 제조하는 방법

Info

Publication number: KR100594219B1
Application number: KR1020000034257A
Authority: KR
Inventors: 정규철; 장성남; 황덕성; 박규찬
Original assignee: 삼성전자주식회사
Priority date: 2000-06-21
Filing date: 2000-06-21
Publication date: 2006-06-30
Also published as: KR20020000920A

Abstract

퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법을 개시한다. 본 발명의 일 관점은 적어도 특정 회로와, 이러한 특정 회로와 동일한 작용을 위한 여분(redundancy) 회로 및 단락되어 여분 회로가 특정 회로를 대체하도록 하는 퓨즈를 포함하는 반도체 장치의 제조 방법을 제공한다. 구체적으로, 반도체 기판 상에 하부 절연층을 개재하여 퓨즈를 형성하고, 하부 절연층 상에 퓨즈를 덮는 층간 절연층을 형성한다. 층간 절연층 상에 층간 절연층의 콘택홀(contact hole)을 메워 퓨즈의 양 단부 상에 각각 연결되는 두 금속층 패턴을 형성한다. 두 금속층 패턴들 간의 이격 거리에 대해서 반 이상의 두께로, 패시베이션(passivation)층을 형성한다. 금속층 패턴들 사이의 패시베이션층을 선택적으로 식각하여 퓨즈창을 형성한다.

Description

퓨즈를 포함하는 반도체 장치를 제조하는 방법{Manufacturing method of semiconductor device including fuse}

도 1 및 도 2는 본 발명의 실시예에 의한 퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.

<도면의 주요 부호에 대한 간략한 설명>

100; 반도체 기판, 150; 하부 절연층,

200; 퓨즈, 300; 층간 절연층,

400f; 금속층 패턴, 400p; 패드(pad),

500; 패시베이션층(passivation layer)

550f; 퓨즈창, 550p; 패드창,

600; 포토레지스트 패턴.

본 발명은 반도체 장치 제조에 관한 것으로, 특히, 퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.

반도체 장치, 특히, 메모리(memory) 장치에 있어서, 메모리 장치의 제조가 완결되면, 반도체 장치의 셀어레이(cell-array)부의 동작 및 특성에 대한 평가가 이루어진다. 이때, 셀어레이부에서의 전기적 동작 혹은 특성 등이 정상인 부분과 그렇지 않은 부분이 발생할 때, 동작 또는 특성이 좋지 않은 셀어레이 부분은 셀어레이부 측면에 제작된 여유(redundancy) 회로로 구분되어져 대체된다. 이러한 작업은 퓨즈를 레이저 커팅(laser cutting)을 이용하여 단락시켜 비정상적인 셀어레이부분이 반도체 장치에서 더 이상 전기적으로 유용하지 못하게 하며, 대신에 여유 회로가 동작 정지된 셀어레이부를 대신하도록 한다. 이때, 레이저 커팅은 레이저 빔(laser beam)을 퓨즈에 인가하여 퓨즈를 단락시키는 것을 의미한다.

일반적으로 퓨즈는 배선으로 이용되는 금속층 패턴 보다 하부에 위치하고, 이때, 퓨즈는 폴리 실리콘(poly silicon) 등으로 이루어질 수 있다. 그러나, 반도체 장치의 집적도가 증가함에 따라 폴리 실리콘과 금속 패턴을 텅스텐 스터드 콘택(W-stud contact)을 통하여 연결하는 것이 도입되고 있다. 텅스텐 스터드 콘택이 도입될 경우 퓨즈 상에 퓨즈창(fuse window)을 형성할 때, 오픈(open)되는 퓨즈창 근처의 텅스텐 스터드 콘택이 외부의 흡습에 의해서 산화될 수 있다. 따라서, 이러한 텅스텐 스터드 콘택을 반도체 장치에 도입하는 경우, 퓨즈를 상기한 마지막으로 형성되는 금속층 패턴의 장벽 금속층 또는 금속층 패턴 하부의 텅스텐 배선을 이용하여 형성하는 것이 도입되고 있다. 바람직하게는 텅스텐 배선을 이용한 텅스텐 퓨즈가 이용되고 있다.

한편, 이러한 텅스텐 퓨즈 상에 퓨즈창을 오픈하는 공정은 패드 오픈(pad open) 공정과 동시에 수행되는 것이 일반적이다. 즉, 패드를 노출하는 패드창을 형 성하는 공정과 퓨즈창을 형성하는 공정은 하나의 식각 마스크(mask)를 이용하여 동일한 식각 공정에서 수행된다. 그런데, 일반적으로 금속층 패턴 또는 패드의 최상층은 티타늄 질화층(TiN layer)과 같은 캐핑(capping)층으로 존재한다. 따라서, 패드를 노출하는 패드창을 형성할 때 패드 위에 이러한 캐핑층이 잔류할 경우, 잔류 캐핑층은 후속의 패키지(package) 공정에서 본딩(bonding) 불량이 발생하는 요인으로 작용할 수 있다. 따라서, 패드창을 형성하는 공정에서는 이러한 캐핑층을 완전히 제거하게 된다.

이때, 상기한 바와 같이 패드창과 퓨즈창은 동일한 식각 공정에 의해서 형성되므로 패드 부분에서 상기한 캐핑층을 제거하도록 식각이 진행되면, 퓨즈 상부의 패시베이션층(passivation layer) 또는 패시베이션층과 퓨즈간에 도입되는 층간 절연층 등이 과다하게 식각되어 퓨즈창이 하부의 텅스텐 퓨즈의 표면을 노출하게 될 수 있다. 이와 같이 되면, 텅스텐 퓨즈가 실질적으로 패시베이션층 또는 층간 절연층 등에 의해 보호되지 못하여, 텅스텐 퓨즈에 흡습에 의한 산화가 발생하여 신뢰성 불량이 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는, 퓨즈 상측에 금속층 패턴이 존재하는 반도체 장치에 있어서, 퓨즈에 흡습에 의한 산화가 발생하는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 적어도 특정 회 로와, 이러한 특정 회로와 동일한 작용을 위한 여분 회로 및 단락되어 상기 여분 회로가 상기 특정 회로를 대체하도록 하는 퓨즈(fuse)를 포함하는 반도체 장치의 제조 방법을 제공한다.

먼저, 반도체 기판 상에 하부 절연층을 개재하여 퓨즈를 형성하고, 상기 하부 절연층 상에 상기 퓨즈를 덮는 층간 절연층을 형성한다. 상기 층간 절연층 상에 상기 층간 절연층을 관통하여 상기 퓨즈의 일부를 노출하는 콘택홀을 메워 상기 퓨즈의 양 단부 상에 각각 연결되는 두 금속층 패턴을 형성한다. 상기 두 금속층 패턴들 간의 이격 거리에 대해서 반 이상의 두께로, 상기 금속층 패턴들을 상을 덮는 패시베이션층을 형성한다. 상기 금속층 패턴들 사이의 상기 패시베이션층을 선택적으로 식각하여 퓨즈창을 형성한다.

이때, 상기 퓨즈창 형성 단계는 상기 금속층 패턴들에 이격되어 상기 층간 절연층 상에 형성되고 상기 패시베이션층에 의해서 덮인 패드를 노출하는 패드창을 형성하는 단계와 동일한 식각 공정으로 수행되고, 상기 퓨즈창의 바닥이 상기 패시베이션층의 잔류 부분으로 이루어질 수 있다. 이때, 상기 패시베이션층은 상기 퓨즈를 덮는 부분의 두께가 상기 패드를 덮는 부분의 두께 보다 두껍게 형성된다.

본 발명에 따르면, 퓨즈창이 퓨즈를 노출하게 되는 불량을 방지할 수 있다. 따라서, 퓨즈로의 흡습을 방지할 수 있어, 신뢰성에 불량이 발생하는 것을 방지할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.

도 1 및 도 2는 본 발명의 실시예에 의한 퓨즈를 포함하는 반도체 장치 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도면들에서 좌측은 퓨즈가 형성된 부분을 나타내고, 우측은 패드가 형성된 부분을 나타낸다.

도 1은 퓨즈(200) 상에 패시베이션층(500)을 형성하는 단계를 개략적으로 나타낸다.

구체적으로, 반도체 기판(100) 상에 하부 절연층(150)을 형성한다. 하부 절연층(150) 상에 도전층을 형성한 후 패터닝하여 퓨즈(200)를 형성한다. 이때, 퓨즈(200)는 텅스텐 등으로 이루어진 텅스텐 퓨즈인 것이 바람직하다. 퓨즈(200)를 덮는 층간 절연층(300)을 형성한 후, 사진 식각 공정으로 패터닝하여 퓨즈(200)의 양 단부를 노출하는 콘택홀(contact hole;350)을 형성한다.

층간 절연층(300)을 상기한 바와 같이 패터닝한 후, 층간 절연층(300) 상에 도전층, 예컨대, 금속층을 증착한다. 이와 같은 금속층은 상기한 콘택홀(350)을 메 워 상기한 퓨즈(200)에 연결되는 배선을 형성하기 위한 것이다. 따라서, 금속층을 사진 식각 공정으로 패터닝하여 퓨즈(200)에 연결되는 금속층 패턴(400f)을 형성한다. 이와 함께, 상기 금속층은 후속의 패키지 공정 시 본딩이 이루어지는 패드(400p)를 형성하기 위한 것이므로, 상기한 패터닝 공정에 의해서 패드(400p)가 형성된다.

이후에, 상기한 금속층 패턴(400f) 및 패드(400p)를 덮는 패시베이션층(500)을 형성한다. 패시베이션층(500)은 실리콘 질화물로 이루어지거나 실리콘 산화물 또는 실리콘 질화물과 실리콘 산화물의 이중층을 포함하여 이루어질 수 있다. 이때, 패시베이션층(500)은 후속의 퓨즈창을 형성할 때, 퓨즈(200)의 표면이 노출되는 것을 방지하기 위해서 소정의 두께 이상의 두께로 형성된다. 패시베이션층(500)은 상기한 금속층 패턴(400f)간의 거리(a) 보다 반 이상의 두께(b)로 형성되는 것이 바람직하다. 즉, 패시베이션층(500)의 두께(b)는 금속층 패턴(400f)의 거리(a)와 b≥1/2a의 관계로 형성되는 것이 바람직하다. 이에 따라, 금속층 패턴(400f)들 간에 메워지는 패시베이션층(500) 부분은 패시베이션층(500)의 두께(b) 보다 더 두꺼운 두께를 가질 수 있게 된다.

이후에, 패시베이션층(500) 상에 패시베이션층(500)을 패터닝하기 위한 포토레지스트 패턴(600)을 형성한다. 이러한 포토레지스트 패턴(600)은 패드(400p)를 노출하는 패드창(pad window)을 형성함과 동시에 퓨즈창(fuse window)을 형성하기 위해서 동일한 마스크(mask)를 이용하는 사진 공정, 즉, 노출 및 현상으로 형성된다.

도 2는 패시베이션층(500)을 패터닝하여 퓨즈창(550f)을 형성하는 단계를 개략적으로 나타낸다.

구체적으로, 포토레지스트 패턴(도 1의 600)을 식각 마스크로 이용하여 노출되는 패시베이션층(500) 부분을 선택적으로 식각한다. 이와 같은 식각은 패드창(550p)을 함께 형성하는 공정으로 수행된다. 따라서, 상기한 식각은 패드(400p)가 노출되도록 수행된다. 즉, 패드(400p)를 이루는 금속층의 표면이 노출되도록 수행된다.

이때, 상기한 금속층의 최상층은 티타늄 질화층 등의 캐핑층을 구비할 수 있다. 이러한 캐핑층은 후속의 본딩 공정에 유해하므로, 패드(400p)를 노출하는 패드창(550p)을 형성할 때 제거되는 것이 바람직하다. 따라서, 패드창(550p)을 형성하는 식각 공정을 패드(400p)의 상측 표면이 노출될 때까지 수행한 후, 일정 시간 동안 과도 식각(over etch)하여 상기한 캐핑층을 제거한다.

한편, 이러한 식각 공정에 의해서 퓨즈(200)의 상측에는 퓨즈창(550f)이 형성된다. 이때, 퓨즈창(500f)은 패시베이션층(500)이 식각된 리세스(recess) 형태로 형성된다. 따라서, 퓨즈(200)는 상기한 식각 공정에 의해서 노출되지 않는다. 이는, 퓨즈(200)의 상측에 존재하여 상기한 식각 공정으로부터 퓨즈(200)가 노출되는 것을 방지하는 패시베이션층(500) 부분, 즉, 금속층 패턴(400f)들 간에 메워지는 패시베이션층(500) 부분의 두께가 도 1에 도시된 바와 같이 금속층 패턴(400f)의 두께 및 패시베이션층(500)의 두께(b)를 합한 값에 해당되기 때문이다. 이러한 퓨즈(200) 상측의 패시베이션층(500) 부분의 두께는, 패드(400p) 상측의 패시베이션 층의 두께가 b에 해당하는 두께인 데 비해, 금속층 패턴(400f)의 두께에 해당하는 만큼 더 두껍다.

따라서, 패드(400p)를 노출하는 식각 공정 및 이에 수반되는 과도 식각에도 불구하고 하부의 퓨즈(200)를 노출하지 않고도 퓨즈창(550f) 충분히 형성할 수 있다. 즉, 퓨즈창(550f)의 바닥은 패시베이션층(500)의 잔류하는 부분으로 형성될 수 있다.

상기한 바와 같이 퓨즈(200) 상측에 퓨즈창(500f)을 형성하는 식각 공정을 패드(400p)를 노출하는 패드창(550p)을 형성하는 공정과 함께 수행하여도, 퓨즈창(500f)에 의해서 퓨즈(200)가 노출되는 것을 충분히 방지할 수 있다.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 본 발명에 따르면, 퓨즈 상측에 퓨즈창을 형성하는 식각 공정을 패드를 노출하는 패드창을 형성하는 공정과 함께 수행하여도, 패드의 최상층으로 구비되는 캐핑층을 제거하기 위한 과도 식각 등에 의해서 퓨즈창이 퓨즈를 노출하게 되는 불량을 방지할 수 있다. 따라서, 퓨즈로의 흡습을 방지할 수 있어, 신뢰성에 불량이 발생하는 것을 방지할 수 있다.

Claims

적어도 특정 회로와, 이러한 특정 회로와 동일한 작용을 위한 여분 회로 및 단락되어 상기 여분 회로가 상기 특정 회로를 대체하도록 하는 퓨즈(fuse)를 포함하는 반도체 장치에 있어서,

반도체 기판 상에 하부 절연층을 개재하여 퓨즈를 형성하는 단계;

상기 하부 절연층 상에 상기 퓨즈를 덮는 층간 절연층을 형성하는 단계;

상기 층간 절연층 상에 상기 층간 절연층을 관통하여 상기 퓨즈의 일부를 노출하는 콘택홀을 메워 상기 퓨즈의 양 단부 상에 각각 연결되는 두 금속층 패턴을 형성하는 단계; 및

적어도 상기 두 금속층 패턴들 간의 이격 거리에 대해서 반 이상의 두께로, 상기 금속층 패턴들을 상을 덮는 패시베이션층을 형성하는 단계;

상기 금속층 패턴들 사이의 상기 패시베이션층을 선택적으로 식각하여 퓨즈창을 형성하는 단계를 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.
제1항에 있어서, 상기 퓨즈창 형성 단계는

상기 금속층 패턴들에 이격되어 상기 층간 절연층 상에 형성되고 상기 패시베이션층에 의해서 덮인 패드를 노출하는 패드창을 형성하는 단계와 동일한 식각 공정으로 수행되어

상기 퓨즈창의 바닥이 상기 패시베이션층의 잔류 부분으로 이루어지는 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.
제2항에 있어서, 상기 패시베이션층은

상기 퓨즈를 덮는 부분의 두께가 상기 패드를 덮는 부분의 두께 보다 두껍게 형성되는 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.