KR20020054888A - 퓨즈를 포함하는 반도체 장치를 제조하는 방법 - Google Patents
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Abstract
퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 퓨즈를 형성하고, 퓨즈를 덮는 층간 절연층을 형성한다. 층간 절연층 상에 상측에 TiN층이 잔존하는 패드를 형성한다. 패드를 덮는 패시베이션(passivation)층을 형성한다. 패시베이션층 및 층간 절연층을, CF4가스, SF6가스, Ar 가스 및 O2가스를 포함하는 반응 가스를 이용하여 선택적으로 식각하여, 패드를 노출하는 패드 오프닝 및 퓨즈 상측에 층간 절연층을 잔존시키는 퓨즈창을 형성한다.
Description
본 발명은 반도체 장치 제조에 관한 것으로, 특히, 패드(pad)의 노출을 확보하는 실리콘 질화층 식각 방법을 채용하여 퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 장치의 제조가 완결되면, 반도체 장치의 셀어레이(cell-array)부의 동작 및 특성에 대한 평가가 이루어진다. 이때, 셀어레이부에서의 전기적 동작 혹은 특성 등이 정상인 부분과 그렇지 않은 부분이 발생할 때, 동작 또는 특성이 좋지 않은 셀어레이 부분은 셀어레이부 측면에 제작된 여유(redundancy) 회로로 구분되어져 대체된다.
이러한 작업은, 이미 형성된 퓨즈를 레이저 커팅(laser cutting)을 이용하여 단락시켜 비정상적인 셀어레이 부분이 반도체 장치에서 더 이상 전기적으로 유용하지 못하게 하고, 대신에 여유 회로가 동작 정지된 셀어레이 부분을 대신하도록 한다. 이때, 레이저 커팅은 레이저 빔(laser beam)을 퓨즈에 인가하여 퓨즈를 단락시키는 것을 의미한다.
일반적으로, 퓨즈는 배선으로 이용되는 금속층 패턴 보다 하부에 위치하게 된다. 또한 퓨즈 상에는 퓨즈창이 형성된다. 이러한 퓨즈창은 실리콘 질화층의 패시베이션(passivation)층을 형성한 후, 이러한 패시베이션층 및 패시베이션층 하부의 실리콘 산화층의 층간 절연층 또는 금속층간 절연층의 일부를 식각함으로써 형성된다.
그러나, 상기한 식각에 의해서 오픈(open)되는 퓨즈창을 구비하는 반도체 장치에는, 퓨즈창 인근에 위치하는 금속 배선층들, 예컨대, 제1금속 배선층 및 제2배선층들이 흡습에 의해서 산화되는 불량이 발생될 수 있다고 알려져 있다. 이를 방지하기 위해서, 도 1에 제시된 바와 같이 패시베이션층으로 이용되는 실리콘 질화층을 증착하기 이전에, 퓨즈창이 형성될 부위의 금속층간 절연층 및 층간 절연층으로 이용되는 실리콘 산화층들을 일부 식각하는 공정이 제시되고 있다.
도 1은 종래의 퓨즈를 포함하는 반도체 장치를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 반도체 기판(100) 상에 제1층간 절연층(210), 제2층간 절연층(230), 제3층간 절연층(250) 및 금속층간 절연층(270)을 구비하고, 퓨즈(300), 커패시터의 상부 전극(400) 및 제1금속 배선층(510)과 제2금속 배선층(520) 등을 구비하는 반도체 장치를 통상의 공정을 이용하여 형성한다.
이때, 제2금속 배선층(520) 상을 덮는 패시베이션층(600)을 증착하기 이전에, 퓨즈(300) 상측의 층간 절연층(250, 230, 210)들을 이루는 실리콘 산화층들을 일부 두께까지 식각한다. 이러한 식각 공정에 의해서 퓨즈(300) 상측의 실리콘 산화층들은 일부 두께만이 잔존하게 된다. 이후에, 이러한 식각 공정이 수행된 결과물 상에 플라즈마 강화-실리콘 질화층(Plasma Enhanced SiN layer)을 증착하여 패시베이션층(600)을 형성한다. 이후에, 이러한 패시베이션층(600)을 선택적으로 식각하여 퓨즈창(730)을 형성한다.
이와 같은 공정은, 도 1에 묘사된 바와 같이, 패시베이션층(600)의 실리콘 질화층이 퓨즈창(730)의 측벽을 덮고 있는 구조를 얻을 수 있다. 이에 따라, 퓨즈창(730)의 측벽으로부터 제1금속 배선층(510) 또는 제2금속 배선층(520) 등으로의흡습을 방지할 수 있으며, 결과적으로, 제1금속 배선층(510) 또는 제2금속 배선층(520) 등의 산화를 방지할 수 있다.
이때, 상술한 바와 같은 패시베이션층(600)을 선택적으로 식각하여 퓨즈창(600)을 형성하는 공정은, 패드(521')를 노출하는 패드 오프닝(pad opening:750)을 형성하는 공정과 함께 이루어진다. 즉, 하나의 식각 마스크를 이용한 사진 공정에 의해서 상기한 식각 공정이 수행된다.
패드(521')는 일반적으로 제2금속 배선층(520)과 동일한 공정에서 이루어지므로, 제2금속 배선층(520)이 금속층(521)과 금속층(521)의 상측에 캐핑층(capping layer)으로 도입되는 TiN층(525)으로 이루어질 경우, 패드(521')는 금속층(521)과 동일한 층으로 이루어지고 패드(521') 상에는 TiN층(525')가 잔류하게 된다. 이러한 잔류하는 TiN층(525')은 패드(521')와 리드(lead)선의 연결 공정에 불량을 발생시키는 요인으로 작용할 수 있으므로, 패드 오프닝(750)을 형성하는 공정에서 제거되어야만 한다.
따라서, 상술한 바와 같이 퓨즈창(730)과 패드 오프닝(750)을 함께 형성하는 식각 공정에서는, 패시베이션층(600)이 선택적으로 완전히 식각된 후, 즉, 퓨즈창(730)의 바닥의 실리콘 산화층이 드러난 이후에도, 이러한 식각 공정을 더 수행해야 한다.
이때, 퓨즈(300) 상에 잔존해야할 실리콘 산화층 부분이 과도 식각되어 퓨즈(300)가 노출되는 불량이 발생할 수 있다. 이와 같이 되면, 텅스텐 등으로 이루어지는 퓨즈(300)가 실질적으로 실리콘 산화층 등에 의해 보호되지 못하여, 텅스텐 퓨즈(300)에 흡습에 의한 산화가 발생하여 신뢰성 불량이 발생할 수 있다. 이를 방지하기 위해서, 식각 양을 줄일 경우에는 도 1에 묘사된 바와 같이 패드(521')이 완전히 오픈되지 않는 불량이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 퓨즈 상측에 층간 절연층의 일부를 잔존시키며 패드 상측의 TiN층을 완전히 제거할 수 있도록, 실리콘 산화물과 TiN 간의 식각 선택비를 개선하는 식각 공정을 도입하는 퓨즈를 포함하는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
도 1은 종래의 퓨즈를 포함하는 반도체 장치를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 및 도 3은 본 발명의 실시예에 의한 퓨즈를 포함하는 반도체 장치를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
1000: 반도체 기판,2100: 제1층간 절연층,
2300: 제2층간 절연층, 2500: 제3층간 절연층,
2700: 금속 층간 절연층,3000: 퓨즈,
5100: 제1금속 배선층,5200: 제2금속 배선층,
5210': 패드,5250': TiN층,
6000: 패시베이션층,7300: 퓨즈창,
7500: 패드 오프닝.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 퓨즈를 형성하고, 상기 퓨즈를 덮는 층간 절연층을 형성한다. 상기 층간 절연층 상에 상측에 TiN층이 잔존하는 패드를 형성한다. 상기 패드를 덮는 패시베이션층을 형성한다. 상기 패시베이션층 및 층간 절연층을, CF4가스, SF6가스, Ar 가스 및 O2가스를 포함하는 반응 가스를 이용하여 선택적으로 식각하여, 상기 패드를 노출하는 패드 오프닝 및 상기 퓨즈 상측에 상기 층간 절연층을 잔존시키는 퓨즈창을 형성한다.
이때, 상기 패드를 형성하는 단계는, 상기 층간 절연층 상에 금속층 및 상기 TiN층을 순차적으로 형성하고, 상기 금속층 및 상기 TiN층을 패터닝하여 금속 배선층 패턴을 형성하고 상기 패드를 형성하는 단계를 포함한다. 상기 금속 배선층 패턴은, 최상층의 배선인 것이 바람직하다.
또한, 상기 CF4가스는 대략 80 sccm 내지 120 sccm의 흐름량으로 제공되고, 상기 SF6가스는 대략 5 sccm 내지 15 sccm의 흐름량으로 제공되고, 상기 Ar 가스는 700 sccm 내지 900 sccm의 흐름량으로 제공되고, 상기 O2가스는 대략 10 sccm 내지 20 sccm의 흐름량으로 제공된다.
본 발명에 따르면, 퓨즈 상에 실리콘 산화층을 잔존시키며 패드 상에 잔존하는 TiN층을 완전히 제거할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 2 및 도 3은 본 발명의 실시예에 의한 퓨즈를 포함하는 반도체 장치 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이며, 도면들에서 좌측은 퓨즈가 형성된 부분을 나타내고, 우측은 패드가 형성된 부분을 나타낸다.
도 2는 퓨즈(3000) 상에 패시베이션층(6000)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(1000) 상에 제1층간 절연층(2100), 제2층간 절연층(2300), 제3층간 절연층(2500) 및 금속층간 절연층(2700)을 구비하고, 퓨즈(3000), 폴리 실리콘 등으로 이루어진 커패시터의 상부 전극(4000) 및 제1금속 배선층(5100)과 제2금속 배선층(5200) 등을 구비하는 반도체 장치를 통상의 공정을 이용하여 형성한다.
이때, 제2금속 배선층(5200)들은 금속층(5210)과 금속층(5210) 상에 캐핑층으로 형성되는 TiN층(5250) 등으로 이루어진다. 한편, 제2금속 배선층(5200)들이 패터닝될 때 함께 패터닝되어 형성되는 패드(5210')은 상기한 금속층(5210)으로 이루어지고, 따라서, 패드(5210') 상에는 TiN층(5250')이 잔류하게 된다.
제2금속 배선층(5200) 상을 덮는 패시베이션층(6000)을 증착하기 이전에, 퓨즈(3000) 상측의 절연층들(270, 250, 230, 210)들을 이루는 실리콘 산화층들을 일부 두께까지 식각한다. 이러한 식각 공정에 의해서 퓨즈(3000) 상측의 실리콘 산화층들은 일부 두께만이 잔존하게 된다. 예를 들어, 제2층간 절연층(2300)이 잔류하고, 제2층간 절연층(2300)의 상측의 제3층간 절연층(2500) 및 금속층간 절연층(2700) 부분은 식각되어진다.
이후에, 이러한 식각 공정이 수행된 결과물 상에 PE-SiN층 등을 증착하여 패시베이션층(6000)을 형성한다.
도 3은 패시베이션층(6000)을 패터닝하여 퓨즈창(7300) 및 패드 오프닝(7500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 패시베이션층(6000) 상에 패시베이션층(6000)을 패터닝하기 위한 포토레지스트 패턴(8000)을 형성한다. 이러한 포토레지스트 패턴(8000)은 패드(5210')를 노출하는 패드 오프닝(7500)을 형성함과 동시에 퓨즈창(7300)을 형성하기 위해서 동일한 마스크(mask)를 이용하는 사진 공정, 즉, 노출 및 현상 공정으로 형성된다.
포토레지스트 패턴(8000)을 식각 마스크로 이용하여 노출되는 패시베이션층(6000) 부분을 선택적으로 식각한다. 이와 같은 식각은 패드 오프닝(7500)을 함께 형성하는 공정으로 수행된다. 따라서, 상기한 식각은 패드(5210')가 노출되도록 수행된다. 즉, 패드(5210')의 상측에 존재하는 잔류 TiN층(5250')을 제거하도록 수행된다.
그런데, 상기한 바와 같이 패드(5210') 상측에는 도 2에 묘사된 바와 같이 TiN층(5250')과 패시베이션층(6000)이 존재하는 데 비해, 패드 오프닝(7500)과 함께 형성된 퓨즈창(7300)이 형성되는 퓨즈(3000) 상측에는 절연층, 예컨대, 제2층간 절연층(2300) 등의 실리콘 산화층과 패시베이션층(8000)이 존재하게 된다.
따라서, 패시베이션층(6000)은 패드(5210') 상측 및 퓨즈(3000) 상측에 실질적으로 거의 동일한 두께로 증착되어 있으므로, 패드(5210') 상측에서나 퓨즈(3000) 상측에서 패시베이션층(6000)은 이러한 식각에 의해서 실질적으로 거의 유사한 식각량 또는 식각 시간에 식각되어 제거될 수 있다.
그러나, 패시베이션층(6000)이 식각되어 제거된 후 노출되는 실리콘 산화층, 예컨대, 제2층간 절연층(2300)과 TiN층(5250')에서는 서로 다른 식각량을 나타낸다. 예를 들어, CF4가스, Ar 가스 및 O2가스를 이용하는 식각 공정에서는 실리콘 산화층 : TiN층의 식각 속도 비는 대략 18.04 : 1로 실리콘 산화층이 압도적으로 높은 속도로 식각되어 제거될 수 있다. 이에 따라, 패드(5210')를 완전히 노출하도록, 즉, TiN층(5250')을 완전히 제거하도록 식각 공정을 수행하면, 퓨즈(3000) 상측의 실리콘 산화층, 예컨대, 제2층간 절연층(2300)은 모두 제거되어 퓨즈(3000)가 노출될 수 있다.
퓨즈(3000)의 노출은 공정 불량에 해당되므로, 이를 방지하기 위해서, 패시베이션층(6000)을 식각할 때 본 발명의 실시예에서는 실리콘 산화층 : TiN층의 식각 속도 비 또는 식각 선택비가 낮은 식각 공정을 제시한다.
본 발명의 실시예에서는 상기한 식각 공정을 CF4가스, Ar 가스, SF6가스 및 O2가스를 포함하는 반응 가스를 이용하여 수행하는 바를 제시한다. 예를 들어, CF4가스를 대략 80 sccm(Standard Cubic Centimeter per minute) 내지 120 sccm의 흐름량으로 제공하고, SF6가스를 대략 5 sccm 내지 15 sccm의 흐름량으로 제공하고 Ar 가스를 대략 700 sccm 내지 900 sccm의 흐름량으로 제공하며, O2가스를 대략 10sccm 내지 20 sccm의 흐름량으로 제공하는 반응 가스 조건으로 상기한 식각 공정을 수행한다. 이때, 식각 장비의 챔버 압력은 대략 200mTorr 내지 400mTorr 정도인것이 바람직하다.
예를 들어, 300mTorr / 90 sccm CF4/ 10 sccm SF4/ 800 sccm Ar / 150 sccm O2의 조건으로 상기한 TiN층(5250')과 실리콘 산화층, 예컨대, 제2층간 절연층(2300)을 식각할 경우, 대략 8.06 : 1 의 실리콘 산화층 : TiN층의 식각 속도 비를 얻을 수 있다. 이때, 기판과의 간격은 1.05㎝이고, 인가 파워(power)는 1000W 이다.
상기한 바와 같은 식각 공정으로 퓨즈창(7300) 및 패드 오프닝(7500)을 형성한 결과, 패드(5250')은 완전히 노출되었으며 퓨즈(3000) 상측에 잔류하는 실리콘 산화층, 예컨대, 제2층간 절연층(2300)은 적어도 1000Å의 두께를 가질 수 있음을 확인할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 패드 상에 잔존하는 TiN층을 완전히 제거하여 패드의 상측 표면을 노출하고도 퓨즈 상측에 실리콘 산화층을 잔존시킬 수 있는 패시베이션층을 이루는 실리콘 질화층을 제거하는 식각 공정을 포함하는 퓨즈를 포함하는 반도체 장치를 제공할 수 있다.
Claims (4)
- 반도체 기판 상에 퓨즈를 형성하는 단계;상기 퓨즈를 덮는 층간 절연층을 형성하는 단계;상기 층간 절연층 상에 상측에 TiN층이 잔존하는 패드를 형성하는 단계;상기 패드를 덮는 패시베이션층을 형성하는 단계; 및상기 패시베이션층 및 층간 절연층을CF4가스, SF6가스, Ar 가스 및 O2가스를 포함하는 반응 가스를 이용하여 선택적으로 식각하여상기 패드를 노출하는 패드 오프닝 및 상기 퓨즈 상측에 상기 층간 절연층을 잔존시키는 퓨즈창을 형성하는 단계를 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 패드를 형성하는 단계는상기 층간 절연층 상에 금속층 및 상기 TiN층을 순차적으로 형성하는 단계; 및상기 금속층 및 상기 TiN층을 패터닝하여 금속 배선층 패턴을 형성하고 상기 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 금속 배선층 패턴은최상층의 배선인 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 CF4가스는 대략 80 sccm 내지 120 sccm의 흐름량으로 제공되고,상기 SF6가스는 대략 5 sccm 내지 15 sccm의 흐름량으로 제공되고,상기 Ar 가스는 700 sccm 내지 900 sccm의 흐름량으로 제공되고,상기 O2가스는 대략 10 sccm 내지 20 sccm의 흐름량으로 제공되는 것을 특징으로 하는 퓨즈를 포함하는 반도체 장치 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020000084152A KR20020054888A (ko) | 2000-12-28 | 2000-12-28 | 퓨즈를 포함하는 반도체 장치를 제조하는 방법 |
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| KR20020054888A true KR20020054888A (ko) | 2002-07-08 |
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ID=27687621
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| KR (1) | KR20020054888A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030028062A (ko) * | 2001-09-27 | 2003-04-08 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈박스 형성방법 |
| KR100837538B1 (ko) | 2006-12-27 | 2008-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100943486B1 (ko) * | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 반도체소자의 패드 및 퓨즈 형성방법 |
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2000
- 2000-12-28 KR KR1020000084152A patent/KR20020054888A/ko not_active Application Discontinuation
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