KR20080047666A - 퓨즈를 갖는 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 퓨즈를 갖는 반도체 소자의 제조 방법은, 퓨즈와 하부 금속 배선이 형성된 기판 상에 층간 절연막을 형성한 후 하부 금속 배선의 일부가 드러나도록 층간 절연막을 식각하여 비아 콘택을 형성하는 단계와, 비아 콘택을 통해 하부 금속 배선과 연결되는 패드 금속층을 패드 영역 상에 형성하는 단계와, 패드 금속층이 완전히 매립되도록 절연막을 형성하는 단계와, 패드 금속층이 드러나도록 절연막을 제거하여 퓨즈 보호막을 형성하는 단계와, 결과물 상에 패시베이션막을 형성하는 단계와, 패시베이션막을 식각하여 패드를 오프닝 및 퓨즈의 상측에 층간 절연막을 잔존시키는 퓨즈창을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 패드의 두께만큼 퓨즈 보호막을 이용하여 보상해줌으로서, 패드 오프닝 및 퓨즈창 형성 시 식각 공진 마진을 증가시킬 수 있어 반도체 공정 수율을 향상시킬 수 있다.
반도체, 퓨즈, 오프닝, 식각 공정 마진

Description

퓨즈를 갖는 반도체 소자의 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR INCLUDING A FUSE}
도 1a 내지 도 1e는 종래 기술에 따른 퓨즈를 갖는 반도체 소자의 제조 과정을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 퓨즈를 갖는 반도체 소자의 제조 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 반도체 기판 201 : 하부 금속 배선
202 : 퓨즈 203 : 층간 절연막
204 : 비아 콘택 205 : 패드
206 : 캡핑막 207 : 퓨즈 보호막
208 : 패시베이션막 209 : 포토레지스트 패턴
210 : 패드 오프닝 211 : 퓨즈창
본 발명은 반도체 제조 방법에 관한 것으로, 특히 퓨즈를 갖는 반도체 소자 의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 제조되는 기판의 최상부에 형성되는 보호막(passivation film)은 질화막과 절연막의 다층 구조로 형성되며, 이를 식각하여 패드부와 퓨즈부를 형성하게 된다.
패드부는 후속 패키지 공정에서 와이어 본딩이 형성되는 패드 단자와 반도체 칩의 성능을 테스트하기 위한 테스트 단자로 사용되며, 퓨즈부는 기판 상에 형성된 금속 배선의 결함이 발생할 경우에 이를 복구하기 위한 전극 단자로 사용된다.
이하, 첨부된 도면을 참조하여 종래의 퓨즈를 갖는 반도체 소자의 제조 방법에 대해 설명한다.
도 1a 내지 도 1e는 종래 기술에 따른 퓨즈를 갖는 반도체 소자의 제조 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 하부 금속 배선(11) 및 퓨즈(12)가 형성된 반도체 기판(10)의 상부 전면에 층간 절연막(13)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 하부 금속 배선(11)의 일부가 드러나도록 층간 절연막(13)을 식각하여 비아홀을 형성한 후 비아홀에 금속 물질을 매립함으로서, 비아 콘택(14)을 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 결과물 상에 도전 물질, 예컨대 알루미늄 및 TiN을 증착한 후 사진 및 식각 공정을 실시함으로서, 패드 영역 상에 알루미늄의 패드(15)와 TiN의 캡핑막(16)으로 이루어진 패드 금속층을 형성한다.
이후, 도 1d에 도시된 바와 같이, 패드 금속층이 형성된 층간 절연막(13)의 상부에 패시베이션막(17)을 형성한 후 포토레지스트 패턴(18)을 형성한다. 이때, 포토레지스트 패턴(18)은 퓨즈(12) 및 패드 금속층이 노출되도록 패시베이션막(17)을 노출시키며, 패시베이션막(17)은 패드 금속층이 형성된 부분과 퓨즈(12)를 포함하는 부분간의 단차에 의해 단차를 갖고 형성된다.
그리고 나서, 도 1e에 도시된 바와 같이, 포토레지스트 패턴(18)을 식각 마스크로 하여 식각 공정을 실시하여 노출된 패시베이션막(17)을 식각하여 패드 금속층의 패드(15)를 노출시켜 패드 오프닝(19)을 형성함과 더불어 퓨즈창(20)을 형성한다. 이때, 패드 금속층인 패드(15)의 상부에 증착된 캡핑막(16)을 완전히 제거하기 위하여 과도한 식각이 이루어지기 때문에 퓨즈(12) 상부의 패시베이션막(17)이 두께에 비해 과도한 식각이 진행되어진다.
상술한 바와 같이, 종래의 반도체 소자 제조 방법에서는 패드 금속층의 패드(15)를 오픈시키는 패드 오프닝(19)을 형성하는 공정과 퓨즈창(20)을 형성하는 공정이 함께 이루어진다. 즉, 하나의 식각 마스크를 이용하여 사진 공정에 의해서 상기한 식각 공정이 수행된다.
그러나, 상술한 바와 같이 퓨즈창(20)과 패드 오프닝(19)을 함께 형성하는 공정에서는 패시베이션막(17)이 선택적으로 완전히 식각된 후, 즉 퓨즈창(19)의 바닥의 층간 절연막(13)이 드러난 이후에도, 이러한 식각 공정을 더 수행해야 하기 때문에 퓨즈(12) 상에 잔존해야할 층간 절연막(13) 부분이 과도 식각되어 퓨즈(12)가 노출되는 불량이 발생될 수 있으며, 이로 인해 텅스텐 등으로 이루어진 퓨즈(12)가 실질적으로 층간 절연막(13)에 의해 보호되지 못하게 되어 텅스텐 퓨 즈(12)에 흡습에 의한 산화가 발생되어 신뢰성 불량이 발생할 수 있다.
이러한 문제점을 방지하기 위해서, 식각 양을 줄일 수 있으나, 이런 경우 패드(15)인 알루미늄이 완전히 오픈되지 않은 불량이 발생할 수 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 패드 오프닝 및 퓨즈창 형성 시 식각 공정 마진을 증가시킬 수 있는 퓨즈를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 퓨즈와 하부 금속 배선이 형성된 기판 상에 층간 절연막을 형성한 후 상기 하부 금속 배선의 일부가 드러나도록 상기 층간 절연막을 식각하여 비아 콘택을 형성하는 단계와, 상기 비아 콘택을 통해 상기 하부 금속 배선과 연결되는 패드 금속층을 패드 영역 상에 형성하는 단계와, 상기 패드 금속층이 완전히 매립되도록 절연막을 형성하는 단계와, 상기 패드 금속층이 드러나도록 상기 절연막을 제거하여 퓨즈 보호막을 형성하는 단계와, 상기 결과물 상에 패시베이션막을 형성하는 단계와, 상기 패시베이션막을 식각하여 상기 패드를 오프닝 및 상기 퓨즈의 상측에 상기 층간 절연막을 잔존시키는 퓨즈창을 형성하는 단계를 포함한다.
여기서, 패드 금속층은, 패드와 캡핑막으로 이루어지며, 상기 퓨즈 보호막을 형성하는 단계는, 상기 패드를 연마 정지점으로 한 CMP 공정으로 상기 절연막의 일부를 제거하여 상기 퓨즈 보호막을 형성하는 것을 특징으로 한다.
또한, 상기 퓨즈 보호막을 형성하는 단계는, 상기 패드를 식각 정지점으로 한 식각 공정으로 상기 절연막의 일부를 제거하여 상기 퓨즈 보호막을 형성하는 것을 특징으로 한다.
상기 절연막은, CVD으로 형성되는 산화막인 것이 바람직한다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 퓨즈를 갖는 반도체 소자의 제조 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 하부 금속 배선(201) 및 퓨즈(202)가 형성된 반도체 기판(200)의 상부 전면에 층간 절연막(203)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 하부 금속 배선(201)의 일부가 드러나도록 층간 절연막(203)을 식각하여 비아홀을 형성한 후 비아홀에 금속 물질을 매립함으로서, 비아 콘택(204)을 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 결과물 상에 도전 물질, 예컨대 알루미늄 및 TiN을 증착한 후 퓨즈 영역이 오픈된 포토레지스트 패턴을 형성하고, 사진 및 식각 공정을 실시함으로서, 패드 영역 상에 알루미늄의 패드(205)와 TiN의 캡핑막(207)으로 이루어진 패드 금속층을 형성한 후 스트라이핑(striping) 공정을 통해 포토레지스트 패턴을 제거한다.
그리고나서, 도 2d에 도시된 바와 같이, 패드 금속층이 완전히 매립되도록 절연막을 형성한 후 패드(205)를 연마 정지점으로 한 CMP(Chemical Mechanical Polishing) 공정으로 패드(205)의 상부가 완전히 드러나도록 캡핑막(206)과 절연막 의 일부를 제거하여 퓨즈 보호막(207)을 형성하거나, 패드(205)를 식각 정지점으로 한 식각 공정으로 캡핑막(206)과 절연막의 일부를 제거하여 퓨즈 보호막(207)을 형성한다.
이때, 퓨즈 보호막(207)을 형성하기 위해 증착되는 절연막은 박막을 증착하는 기술 중 하나인 CVD(Chemical Vapor Deposition) 방식을 이용하여 형성되는 산화막일 수 있다.
이후, 도 2e에 도시된 바와 같이, 패드(205) 및 퓨즈 보호막(207)의 상부에 패시베이션막(208)을 형성한 후 패시베이션막(208)의 상부에 포토레지스트 패턴(209)을 형성한다. 이때, 포토레지스트 패턴(209)은 퓨즈(202)에 대응되는 퓨즈 보호막(207) 상부의 패시베이션막(208) 및 패드(205)의 일부에 대응되는 패시베이션막(208)의 상부가 노출되도록 형성시킨다. 그리고, 포토레지스트 패턴(209)을 식각 마스크로 하여 식각 공정을 실시하여 노출된 패시베이션막(208)을 식각하여 패드(205)의 일부를 노출시켜 패드 오프닝(210)을 형성함과 더불어 퓨즈 보호막(207) 및 층간 절연막(203)의 일부를 제거하여 퓨즈창(210)을 형성하고, 스트라이핑 공정을 실시하여 포토레지스트 패턴(290)을 제거한다.
본 발명에 따르면, 패드(205)의 두께만큼 퓨즈 보호막(207)을 보상해줌으로서, 패드 오프닝(210) 및 퓨즈창(211) 형성 시 식각 공진 마진을 증가시킬 수 있다.
본 발명의 바람직한 실시 예에서는 패드 금속층 형성 시 패드(206)와 더불어 캡핑막(207)을 형성하는 것으로 예를 들었지만, 패드(206)만을 형성할 수도 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 패드의 두께만큼 퓨즈 보호막을 이용하여 보상해줌으로서, 패드 오프닝 및 퓨즈창 형성 시 식각 공진 마진을 증가시킬 수 있어 반도체 공정 수율을 향상시킬 수 있다.

Claims (5)

  1. 퓨즈와 하부 금속 배선이 형성된 기판 상에 층간 절연막을 형성한 후 상기 하부 금속 배선의 일부가 드러나도록 상기 층간 절연막을 식각하여 비아 콘택을 형성하는 단계와,
    상기 비아 콘택을 통해 상기 하부 금속 배선과 연결되는 패드 금속층을 패드 영역 상에 형성하는 단계와,
    상기 패드 금속층이 완전히 매립되도록 절연막을 형성하는 단계와,
    상기 패드 금속층이 드러나도록 상기 절연막을 제거하여 퓨즈 보호막을 형성하는 단계와,
    상기 결과물 상에 패시베이션막을 형성하는 단계와,
    상기 패시베이션막을 식각하여 상기 패드를 오프닝 및 상기 퓨즈의 상측에 상기 층간 절연막을 잔존시키는 퓨즈창을 형성하는 단계
    를 포함하는 퓨즈를 갖는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패드 금속층은, 패드와 캡핑막으로 이루어진 것을 특징으로 하는 퓨즈를 갖는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 퓨즈 보호막을 형성하는 단계는, 상기 패드를 연마 정지점으로 한 CMP 공정으로 상기 절연막의 일부를 제거하여 상기 퓨즈 보호막을 형성하는 것을 특징으로 하는 퓨즈를 갖는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 퓨즈 보호막을 형성하는 단계는,
    상기 패드를 식각 정지점으로 한 식각 공정으로 상기 절연막의 일부를 제거하여 상기 퓨즈 보호막을 형성하는 것을 특징으로 하는 퓨즈를 갖는 반도체 소자의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 절연막은, CVD으로 형성되는 산화막인 것을 특징으로 하는 퓨즈를 갖는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887901A (zh) * 2019-02-27 2019-06-14 上海华虹宏力半导体制造有限公司 一种避免金属熔丝被过刻蚀的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175145B1 (en) 1997-07-26 2001-01-16 Samsung Electronics Co., Ltd. Method of making a fuse in a semiconductor device and a semiconductor device having a fuse
US6249038B1 (en) 1999-06-04 2001-06-19 International Business Machines Corporation Method and structure for a semiconductor fuse
KR100594219B1 (ko) * 2000-06-21 2006-06-30 삼성전자주식회사 퓨즈를 포함하는 반도체 장치를 제조하는 방법
KR100400033B1 (ko) * 2001-02-08 2003-09-29 삼성전자주식회사 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법
KR100425452B1 (ko) * 2001-07-04 2004-03-30 삼성전자주식회사 반도체 소자의 리페어 퓨즈 개구 방법
JP2003045970A (ja) * 2001-07-27 2003-02-14 Seiko Epson Corp 半導体装置及びその製造方法
KR100442863B1 (ko) * 2001-08-01 2004-08-02 삼성전자주식회사 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법
JP2003060036A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20030050790A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 패드 영역 및 퓨즈 영역 형성방법
KR100455378B1 (ko) * 2002-02-09 2004-11-06 삼성전자주식회사 반도체 소자의 퓨즈 오픈방법
KR20040001877A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 퓨즈박스 형성방법
KR100557958B1 (ko) * 2004-04-16 2006-03-17 주식회사 하이닉스반도체 반도체 장치의 퓨즈 박스 형성 방법
KR100578224B1 (ko) * 2004-04-20 2006-05-12 주식회사 하이닉스반도체 반도체 메모리 장치의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
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CN109887901A (zh) * 2019-02-27 2019-06-14 上海华虹宏力半导体制造有限公司 一种避免金属熔丝被过刻蚀的方法
CN109887901B (zh) * 2019-02-27 2020-11-20 上海华虹宏力半导体制造有限公司 一种避免金属熔丝被过刻蚀的方法

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