JP2003060036A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 安定したヒューズブローを行うことが可能な
ヒューズ部の構造を提供する。 【解決手段】 本発明の半導体装置は、半導体基板12
上に層間絶縁膜13を介して形成された第1メタル配線
1と、層間絶縁膜13上に第1メタル配線1と間隔をあ
けて形成されたヒューズ11と、第1メタル配線1を覆
いヒューズ11上に開口2aを有する絶縁膜2と、絶縁
膜2上に形成された第2メタル配線3と、第2メタル配
線3とヒューズ11とを覆う第1パッシベーション膜7
と、第1パッシベーション膜7上に形成され第1パッシ
ベーション膜7と異なる材質からなりヒューズ11上に
開口14aを有する第2パッシベーション膜14とを備
える。
ヒューズ部の構造を提供する。 【解決手段】 本発明の半導体装置は、半導体基板12
上に層間絶縁膜13を介して形成された第1メタル配線
1と、層間絶縁膜13上に第1メタル配線1と間隔をあ
けて形成されたヒューズ11と、第1メタル配線1を覆
いヒューズ11上に開口2aを有する絶縁膜2と、絶縁
膜2上に形成された第2メタル配線3と、第2メタル配
線3とヒューズ11とを覆う第1パッシベーション膜7
と、第1パッシベーション膜7上に形成され第1パッシ
ベーション膜7と異なる材質からなりヒューズ11上に
開口14aを有する第2パッシベーション膜14とを備
える。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にパッシベーション膜を多層化
し、パッシベーション膜の少なくとも一部をヒューズ上
に延在させた半導体装置およびその製造方法に関する。
その製造方法に関し、特にパッシベーション膜を多層化
し、パッシベーション膜の少なくとも一部をヒューズ上
に延在させた半導体装置およびその製造方法に関する。
【0002】
【従来の技術】従来から半導体装置の一例としてDRA
M(Dynamic Random Access Memory)は知られている。こ
のDRAMにおけるメタル配線およびヒューズ構造の製
造方法について図7〜図9を用いて説明する。
M(Dynamic Random Access Memory)は知られている。こ
のDRAMにおけるメタル配線およびヒューズ構造の製
造方法について図7〜図9を用いて説明する。
【0003】図7に示すように、半導体基板上に層間絶
縁膜を介してメタル膜を堆積し、このメタル膜をパター
ニングする。それにより、メモリセルアレイ部に第1メ
タル配線1を形成し、ヒューズ部にヒューズ11を形成
する。
縁膜を介してメタル膜を堆積し、このメタル膜をパター
ニングする。それにより、メモリセルアレイ部に第1メ
タル配線1を形成し、ヒューズ部にヒューズ11を形成
する。
【0004】その後、第1メタル配線1とヒューズ11
を覆うように絶縁膜を堆積する。このとき、第1メタル
配線1間や第1メタル配線1とヒューズ11間に埋め込
むように絶縁膜を堆積する。
を覆うように絶縁膜を堆積する。このとき、第1メタル
配線1間や第1メタル配線1とヒューズ11間に埋め込
むように絶縁膜を堆積する。
【0005】上記絶縁膜の堆積後にCMP(Chemical Me
chanical Polishing)で該絶縁膜を平坦化し、再度絶縁
膜を堆積する。このとき、第1メタル配線1による段差
を低減するため、絶縁膜の厚みを大きくしておく。
chanical Polishing)で該絶縁膜を平坦化し、再度絶縁
膜を堆積する。このとき、第1メタル配線1による段差
を低減するため、絶縁膜の厚みを大きくしておく。
【0006】かかる平坦化プロセスを経て、図7に示す
絶縁膜2が形成される。そのため、絶縁膜2の厚みは大
きくなっている。この絶縁膜2が、ヒューズブロー時に
破裂する。
絶縁膜2が形成される。そのため、絶縁膜2の厚みは大
きくなっている。この絶縁膜2が、ヒューズブロー時に
破裂する。
【0007】フォトレジストマスクを用いて絶縁膜2を
選択的にエッチングし、第1メタル配線1上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
選択的にエッチングし、第1メタル配線1上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
【0008】次に、絶縁膜2上にメタル膜を堆積し、フ
ォトレジストマスクを用いてドライエッチングを行い、
このメタル膜をパターニングする。それにより、メモリ
セルアレイ部に第2メタル配線3を形成する。このと
き、ヒューズ11上にはメタル膜を残さない。
ォトレジストマスクを用いてドライエッチングを行い、
このメタル膜をパターニングする。それにより、メモリ
セルアレイ部に第2メタル配線3を形成する。このと
き、ヒューズ11上にはメタル膜を残さない。
【0009】次に、第2メタル配線3とヒューズ部にお
ける絶縁膜2を覆うようにパッシベーション膜4を堆積
する。その後、図8に示すように、パッシベーション膜
4上に半導体装置を保護するためのポリイミド膜5を塗
布し、該ポリイミド膜5をパターニングしてヒューズ部
上に開口5aを形成する。
ける絶縁膜2を覆うようにパッシベーション膜4を堆積
する。その後、図8に示すように、パッシベーション膜
4上に半導体装置を保護するためのポリイミド膜5を塗
布し、該ポリイミド膜5をパターニングしてヒューズ部
上に開口5aを形成する。
【0010】次に、図9に示すように、ヒューズ11上
のパッシベーション膜4をドライエッチングで除去す
る。ところが、ヒューズ11上の絶縁膜2は上述のよう
に厚いので、ヒューズ11上の絶縁膜2の厚みを減じる
必要がある。具体的には、再度ドライエッチングを行
い、ヒューズ11上の絶縁膜2を100nm〜300n
m程度エッチングする。
のパッシベーション膜4をドライエッチングで除去す
る。ところが、ヒューズ11上の絶縁膜2は上述のよう
に厚いので、ヒューズ11上の絶縁膜2の厚みを減じる
必要がある。具体的には、再度ドライエッチングを行
い、ヒューズ11上の絶縁膜2を100nm〜300n
m程度エッチングする。
【0011】
【発明が解決しようとする課題】上記のようにヒューズ
11上の絶縁膜2を形成するに際し、平坦化プロセスを
行っているためヒューズ11上の絶縁膜2の膜厚が大き
くなるばかりでなく、該絶縁膜2の膜厚の均一性も低下
する。それに加え、上述のように絶縁膜2の膜厚を減じ
るためのエッチングが必要となるので、ヒューズ11上
の絶縁膜2の膜厚のばらつきがさらに大きくなる。その
ため、安定したヒューズブローを行うことが困難とな
る。
11上の絶縁膜2を形成するに際し、平坦化プロセスを
行っているためヒューズ11上の絶縁膜2の膜厚が大き
くなるばかりでなく、該絶縁膜2の膜厚の均一性も低下
する。それに加え、上述のように絶縁膜2の膜厚を減じ
るためのエッチングが必要となるので、ヒューズ11上
の絶縁膜2の膜厚のばらつきがさらに大きくなる。その
ため、安定したヒューズブローを行うことが困難とな
る。
【0012】本発明は上記の課題を解決するためになさ
れたものである。本発明の目的は、安定したヒューズブ
ローを行うことにある。
れたものである。本発明の目的は、安定したヒューズブ
ローを行うことにある。
【0013】
【課題を解決するための手段】本発明に係る半導体装置
は、1つの局面では、半導体基板上に第1絶縁膜を介し
て形成された第1メタル配線と、第1絶縁膜上に第1メ
タル配線と間隔をあけて形成されたヒューズと、第1メ
タル配線を覆いヒューズ上に第1開口を有する第2絶縁
膜と、第2絶縁膜上に形成された第2メタル配線と、第
2メタル配線とヒューズとを覆う第1パッシベーション
膜と、第1パッシベーション膜上に形成され第1パッシ
ベーション膜と異なる材質からなりヒューズ上に第2開
口を有する第2パッシベーション膜とを備える。
は、1つの局面では、半導体基板上に第1絶縁膜を介し
て形成された第1メタル配線と、第1絶縁膜上に第1メ
タル配線と間隔をあけて形成されたヒューズと、第1メ
タル配線を覆いヒューズ上に第1開口を有する第2絶縁
膜と、第2絶縁膜上に形成された第2メタル配線と、第
2メタル配線とヒューズとを覆う第1パッシベーション
膜と、第1パッシベーション膜上に形成され第1パッシ
ベーション膜と異なる材質からなりヒューズ上に第2開
口を有する第2パッシベーション膜とを備える。
【0014】第1と第2メタル配線間に形成される第2
絶縁膜には前述のような平坦化処理が施され、第2絶縁
膜の膜厚は大きくかつ膜厚のばらつきも大きいものとな
っている。そこで、上記のように第2絶縁膜に第1開口
を設けることにより、ヒューズ上の第2絶縁膜を除去す
ることができる。他方、第1パッシベーション膜には上
記のような平坦化処理が施されず、第1パッシベーショ
ン膜は絶縁膜の堆積のみで形成できる。この第1パッシ
ベーション膜がヒューズ上に延在するので、ヒューズ上
に位置する絶縁膜の厚みを従来例よりも小さくかつ均一
にすることができる。また、異なる材質のパッシベーシ
ョン膜を積層しているので、熱応力の小さい膜を下層に
配置することができる。それにより、メタル配線やヒュ
ーズに対するパッシベーション膜によるストレスを緩和
することができる。
絶縁膜には前述のような平坦化処理が施され、第2絶縁
膜の膜厚は大きくかつ膜厚のばらつきも大きいものとな
っている。そこで、上記のように第2絶縁膜に第1開口
を設けることにより、ヒューズ上の第2絶縁膜を除去す
ることができる。他方、第1パッシベーション膜には上
記のような平坦化処理が施されず、第1パッシベーショ
ン膜は絶縁膜の堆積のみで形成できる。この第1パッシ
ベーション膜がヒューズ上に延在するので、ヒューズ上
に位置する絶縁膜の厚みを従来例よりも小さくかつ均一
にすることができる。また、異なる材質のパッシベーシ
ョン膜を積層しているので、熱応力の小さい膜を下層に
配置することができる。それにより、メタル配線やヒュ
ーズに対するパッシベーション膜によるストレスを緩和
することができる。
【0015】上記半導体装置は、メモリセルが形成され
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第1と
第2メタル配線は、メモリセルアレイ部に形成される。
本発明は、かかる半導体記憶装置に対し有用である。
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第1と
第2メタル配線は、メモリセルアレイ部に形成される。
本発明は、かかる半導体記憶装置に対し有用である。
【0016】上記第1パッシベーション膜は、150n
m以上300nm以下の膜厚の酸化膜を含み、第2パッ
シベーション膜は、500nm以上800nm以下の膜
厚の窒化膜を含む。
m以上300nm以下の膜厚の酸化膜を含み、第2パッ
シベーション膜は、500nm以上800nm以下の膜
厚の窒化膜を含む。
【0017】下層の第1パッシベーション膜として上記
の膜厚の酸化膜を使用することにより、熱によりメタル
配線等に加わるストレスを効果的に緩和することがで
き、メタル配線等の欠損や位置ずれ等を抑制することが
できる。なお、酸化膜の膜厚は、100nm以上であれ
ばストレス緩和に有効である。また、上層の第2パッシ
ベーション膜として上記の膜厚の窒化膜を使用すること
により、充分な耐湿性を確保することができる。
の膜厚の酸化膜を使用することにより、熱によりメタル
配線等に加わるストレスを効果的に緩和することがで
き、メタル配線等の欠損や位置ずれ等を抑制することが
できる。なお、酸化膜の膜厚は、100nm以上であれ
ばストレス緩和に有効である。また、上層の第2パッシ
ベーション膜として上記の膜厚の窒化膜を使用すること
により、充分な耐湿性を確保することができる。
【0018】上記半導体装置は、好ましくはヒューズと
第1メタル配線とを覆う保護膜を備える。この場合、該
保護膜を覆うように第1パッシベーション膜を形成す
る。
第1メタル配線とを覆う保護膜を備える。この場合、該
保護膜を覆うように第1パッシベーション膜を形成す
る。
【0019】このように保護膜を形成することにより、
ヒューズ上に位置する第2絶縁膜に開口を設ける際に保
護膜をエッチングストッパとして用いることができる。
ヒューズ上に位置する第2絶縁膜に開口を設ける際に保
護膜をエッチングストッパとして用いることができる。
【0020】上記第2絶縁膜は酸化膜を含み、保護膜は
150nm以上300nm以下の膜厚の窒化膜を含む。
150nm以上300nm以下の膜厚の窒化膜を含む。
【0021】第2絶縁膜が酸化膜で構成される場合に、
上記の膜厚の窒化膜を保護膜として用いることにより、
保護膜をエッチングストッパとして有効に機能させるこ
とができる。
上記の膜厚の窒化膜を保護膜として用いることにより、
保護膜をエッチングストッパとして有効に機能させるこ
とができる。
【0022】第1パッシベーション膜は、第1開口内に
延在し、ヒューズ上に凹部を有する。この場合、凹部の
側壁上に、サイドウォール絶縁膜を形成する。
延在し、ヒューズ上に凹部を有する。この場合、凹部の
側壁上に、サイドウォール絶縁膜を形成する。
【0023】このようにヒューズ上における第1パッシ
ベーション膜の凹部の側壁にサイドウォール絶縁膜を形
成することにより、ヒューズブロー時にヒューズ上ある
いはヒューズの周囲の絶縁膜が過剰に破裂するのを抑制
することができる。
ベーション膜の凹部の側壁にサイドウォール絶縁膜を形
成することにより、ヒューズブロー時にヒューズ上ある
いはヒューズの周囲の絶縁膜が過剰に破裂するのを抑制
することができる。
【0024】本発明に係る半導体装置は、他の局面で
は、半導体基板上に第1絶縁膜を介して形成された第1
メタル配線と、第1絶縁膜上に第1メタル配線と間隔を
あけて形成されたメタルパッド層と、第1メタル配線と
メタルパッド層とを覆う第2絶縁膜と、第2絶縁膜上に
形成された第2メタル配線と、第2絶縁膜上に第2メタ
ル配線と間隔をあけて形成されたヒューズと、第2メタ
ル配線とヒューズとを覆う第1パッシベーション膜と、
第1パッシベーション膜上に形成され第1パッシベーシ
ョン膜と異なる材質からなりヒューズ上に開口を有する
第2パッシベーション膜とを備える。
は、半導体基板上に第1絶縁膜を介して形成された第1
メタル配線と、第1絶縁膜上に第1メタル配線と間隔を
あけて形成されたメタルパッド層と、第1メタル配線と
メタルパッド層とを覆う第2絶縁膜と、第2絶縁膜上に
形成された第2メタル配線と、第2絶縁膜上に第2メタ
ル配線と間隔をあけて形成されたヒューズと、第2メタ
ル配線とヒューズとを覆う第1パッシベーション膜と、
第1パッシベーション膜上に形成され第1パッシベーシ
ョン膜と異なる材質からなりヒューズ上に開口を有する
第2パッシベーション膜とを備える。
【0025】本局面の場合も、ヒューズ上に第1パッシ
ベーション膜を延在させ、第2パッシベーション膜に上
記の開口を設けているので、ヒューズ上に位置する絶縁
膜の厚みを小さくかつ均一にすることができる。また、
異なる材質のパッシベーション膜を積層しているので、
メタル配線等に対するパッシベーション膜によるストレ
スを緩和することもできる。さらに、第2メタル配線と
同じレイヤにある導電層をヒューズとして使用している
ので、ヒューズの位置を高くすることができ、かつ第2
絶縁膜に開口を形成する必要がなくなる。
ベーション膜を延在させ、第2パッシベーション膜に上
記の開口を設けているので、ヒューズ上に位置する絶縁
膜の厚みを小さくかつ均一にすることができる。また、
異なる材質のパッシベーション膜を積層しているので、
メタル配線等に対するパッシベーション膜によるストレ
スを緩和することもできる。さらに、第2メタル配線と
同じレイヤにある導電層をヒューズとして使用している
ので、ヒューズの位置を高くすることができ、かつ第2
絶縁膜に開口を形成する必要がなくなる。
【0026】上記半導体装置は、メモリセルが形成され
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第1と
第2メタル配線は、メモリセルアレイ部内に形成され、
メタルパッド層は、ヒューズ部内に形成される。本局面
の場合も、半導体記憶装置に対し有用である。
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第1と
第2メタル配線は、メモリセルアレイ部内に形成され、
メタルパッド層は、ヒューズ部内に形成される。本局面
の場合も、半導体記憶装置に対し有用である。
【0027】上記第1パッシベーション膜は、150n
m以上300nm以下の膜厚の酸化膜を含み、第2パッ
シベーション膜は、500nm以上800nm以下の膜
厚の窒化膜を含む。第1と第2パッシベーション膜とし
て上記の酸化膜と窒化膜を使用することにより、上述の
1つの局面の場合と同様に、メタル配線等に加わるスト
レスを効果的に緩和することができ、かつ充分な耐湿性
を確保することができる。
m以上300nm以下の膜厚の酸化膜を含み、第2パッ
シベーション膜は、500nm以上800nm以下の膜
厚の窒化膜を含む。第1と第2パッシベーション膜とし
て上記の酸化膜と窒化膜を使用することにより、上述の
1つの局面の場合と同様に、メタル配線等に加わるスト
レスを効果的に緩和することができ、かつ充分な耐湿性
を確保することができる。
【0028】第1パッシベーション膜においてヒューズ
の側壁を覆う部分上に、サイドウォール絶縁膜を形成す
ることが好ましい。それにより、ヒューズブロー時にヒ
ューズ上あるいはヒューズの周囲の絶縁膜が過剰に破裂
するのを抑制することができる。
の側壁を覆う部分上に、サイドウォール絶縁膜を形成す
ることが好ましい。それにより、ヒューズブロー時にヒ
ューズ上あるいはヒューズの周囲の絶縁膜が過剰に破裂
するのを抑制することができる。
【0029】本発明に係る半導体装置は、さらに他の局
面では、半導体基板上に第1絶縁膜を介して形成された
第1メタル配線と、第1絶縁膜上に第1メタル配線と間
隔をあけて形成されたメタルパッド層と、第1メタル配
線とメタルパッド層とを覆う第2絶縁膜と、第2絶縁膜
上に形成された第2メタル配線と、第2絶縁膜上に第2
メタル配線と間隔をあけて形成されたヒューズと、第2
メタル配線とヒューズとを覆う第1パッシベーション膜
と、第2メタル配線とヒューズとを覆うように第1パッ
シベーション膜上に形成され第1パッシベーション膜と
異なる材質からなる第2パッシベーション膜とを備え
る。
面では、半導体基板上に第1絶縁膜を介して形成された
第1メタル配線と、第1絶縁膜上に第1メタル配線と間
隔をあけて形成されたメタルパッド層と、第1メタル配
線とメタルパッド層とを覆う第2絶縁膜と、第2絶縁膜
上に形成された第2メタル配線と、第2絶縁膜上に第2
メタル配線と間隔をあけて形成されたヒューズと、第2
メタル配線とヒューズとを覆う第1パッシベーション膜
と、第2メタル配線とヒューズとを覆うように第1パッ
シベーション膜上に形成され第1パッシベーション膜と
異なる材質からなる第2パッシベーション膜とを備え
る。
【0030】このように、第1と第2パッシベーション
膜をともにヒューズ上に延在させてもよい。この場合に
も、第1と第2パッシベーション膜はともに絶縁膜の堆
積のみで形成することができるので、平坦化処理が施さ
れる第2絶縁膜と比較すると、第1と第2パッシベーシ
ョン膜の膜厚を小さくかつ膜厚を均一化することができ
る。また、異なる材質のパッシベーション膜を積層して
いるので、メタル配線等に対するパッシベーション膜に
よるストレスを緩和することもできる。
膜をともにヒューズ上に延在させてもよい。この場合に
も、第1と第2パッシベーション膜はともに絶縁膜の堆
積のみで形成することができるので、平坦化処理が施さ
れる第2絶縁膜と比較すると、第1と第2パッシベーシ
ョン膜の膜厚を小さくかつ膜厚を均一化することができ
る。また、異なる材質のパッシベーション膜を積層して
いるので、メタル配線等に対するパッシベーション膜に
よるストレスを緩和することもできる。
【0031】本発明に係る半導体装置の製造方法は、1
つの局面では、次の各工程を備える。半導体基板上に第
1絶縁膜を介してメタル膜を形成する。このメタル膜を
パターニングすることにより、第1メタル配線とヒュー
ズとを形成する。第1メタル配線とヒューズとを覆うよ
うに第2絶縁膜を形成する。ヒューズ上に位置する第2
絶縁膜をエッチングすることにより第1開口を形成す
る。第2絶縁膜上に第2メタル配線を形成する。第2メ
タル配線とヒューズとを覆うように第1パッシベーショ
ン膜を形成する。第1パッシベーション膜上に、第1パ
ッシベーション膜と材質の異なる第2パッシベーション
膜を形成する。ヒューズ上に位置する第2パッシベーシ
ョン膜をエッチングすることにより、第1パッシベーシ
ョン膜に達する第2開口を形成する。
つの局面では、次の各工程を備える。半導体基板上に第
1絶縁膜を介してメタル膜を形成する。このメタル膜を
パターニングすることにより、第1メタル配線とヒュー
ズとを形成する。第1メタル配線とヒューズとを覆うよ
うに第2絶縁膜を形成する。ヒューズ上に位置する第2
絶縁膜をエッチングすることにより第1開口を形成す
る。第2絶縁膜上に第2メタル配線を形成する。第2メ
タル配線とヒューズとを覆うように第1パッシベーショ
ン膜を形成する。第1パッシベーション膜上に、第1パ
ッシベーション膜と材質の異なる第2パッシベーション
膜を形成する。ヒューズ上に位置する第2パッシベーシ
ョン膜をエッチングすることにより、第1パッシベーシ
ョン膜に達する第2開口を形成する。
【0032】上記のように第2絶縁膜に第1開口を形成
し、ヒューズ上に第1パッシベーション膜を延在させる
ことにより、ヒューズ上に膜厚が小さく均一な膜厚を有
する絶縁膜を形成することができる。また、異なる材質
のパッシベーション膜を積層しているので、メタル配線
等に対するパッシベーション膜によるストレスを緩和す
ることもできる。
し、ヒューズ上に第1パッシベーション膜を延在させる
ことにより、ヒューズ上に膜厚が小さく均一な膜厚を有
する絶縁膜を形成することができる。また、異なる材質
のパッシベーション膜を積層しているので、メタル配線
等に対するパッシベーション膜によるストレスを緩和す
ることもできる。
【0033】上記第2絶縁膜を形成する工程は、好まし
くは、第1メタル配線とヒューズとを覆うように第2絶
縁膜と異なる材質の保護膜を形成する工程と、保護膜上
に第2絶縁膜を形成する工程とを含む。また、第1開口
を形成する工程は、保護膜上で第2絶縁膜のエッチング
をストップさせる工程を含む。
くは、第1メタル配線とヒューズとを覆うように第2絶
縁膜と異なる材質の保護膜を形成する工程と、保護膜上
に第2絶縁膜を形成する工程とを含む。また、第1開口
を形成する工程は、保護膜上で第2絶縁膜のエッチング
をストップさせる工程を含む。
【0034】このように保護膜を形成することにより、
該保護膜をエッチングストッパとして機能させ、保護膜
で第2絶縁膜のエッチングをストップさせることができ
る。
該保護膜をエッチングストッパとして機能させ、保護膜
で第2絶縁膜のエッチングをストップさせることができ
る。
【0035】本発明に係る半導体装置の製造方法は、他
の局面では、次の各工程を備える。半導体基板上に第1
絶縁膜を介して第1メタル膜を形成する。第1メタル膜
をパターニングすることにより、第1メタル配線とメタ
ルパッド層とを形成する。第1メタル配線とメタルパッ
ド層とを覆うように第2絶縁膜を形成する。第2絶縁膜
上に第2メタル膜を形成する。第2メタル膜をパターニ
ングすることにより、第2メタル配線とヒューズとを形
成する。第2メタル配線とヒューズとを覆うように第1
パッシベーション膜を形成する。第1パッシベーション
膜上に、第1パッシベーション膜と材質の異なる第2パ
ッシベーション膜を形成する。ヒューズ上に位置する第
2パッシベーション膜をエッチングすることにより、第
1パッシベーション膜に達する開口を形成する。
の局面では、次の各工程を備える。半導体基板上に第1
絶縁膜を介して第1メタル膜を形成する。第1メタル膜
をパターニングすることにより、第1メタル配線とメタ
ルパッド層とを形成する。第1メタル配線とメタルパッ
ド層とを覆うように第2絶縁膜を形成する。第2絶縁膜
上に第2メタル膜を形成する。第2メタル膜をパターニ
ングすることにより、第2メタル配線とヒューズとを形
成する。第2メタル配線とヒューズとを覆うように第1
パッシベーション膜を形成する。第1パッシベーション
膜上に、第1パッシベーション膜と材質の異なる第2パ
ッシベーション膜を形成する。ヒューズ上に位置する第
2パッシベーション膜をエッチングすることにより、第
1パッシベーション膜に達する開口を形成する。
【0036】本局面の場合にも、該ヒューズ上に第1パ
ッシベーション膜を延在させているので、ヒューズ上に
膜厚が小さく均一な膜厚を有する絶縁膜を形成すること
ができる。また、異なる材質のパッシベーション膜を積
層しているので、メタル配線等に対するパッシベーショ
ン膜によるストレスを緩和することもできる。さらに、
第2絶縁膜上にヒューズを形成しているので、ヒューズ
上の絶縁膜の厚みを減じるために第2絶縁膜に開口を形
成する必要がなくなる。さらに、第2メタル配線とヒュ
ーズとを同じレイヤに形成することができるので、ヒュ
ーズの位置を高くすることができる。
ッシベーション膜を延在させているので、ヒューズ上に
膜厚が小さく均一な膜厚を有する絶縁膜を形成すること
ができる。また、異なる材質のパッシベーション膜を積
層しているので、メタル配線等に対するパッシベーショ
ン膜によるストレスを緩和することもできる。さらに、
第2絶縁膜上にヒューズを形成しているので、ヒューズ
上の絶縁膜の厚みを減じるために第2絶縁膜に開口を形
成する必要がなくなる。さらに、第2メタル配線とヒュ
ーズとを同じレイヤに形成することができるので、ヒュ
ーズの位置を高くすることができる。
【0037】
【発明の実施の形態】以下、本発明の実施の形態につい
て図1〜図3を用いて説明する。なお、下記の説明で
は、本発明をDRAM(半導体記憶装置)に適用した場
合について説明するが、本発明はヒューズを有する他の
半導体装置に対しても適用可能である。 (実施の形態1)図1と図2は、本発明の実施の形態1
における半導体装置の特徴的な製造工程を示す断面図で
ある。図3は、本実施の形態1における半導体装置を示
す断面図である。
て図1〜図3を用いて説明する。なお、下記の説明で
は、本発明をDRAM(半導体記憶装置)に適用した場
合について説明するが、本発明はヒューズを有する他の
半導体装置に対しても適用可能である。 (実施の形態1)図1と図2は、本発明の実施の形態1
における半導体装置の特徴的な製造工程を示す断面図で
ある。図3は、本実施の形態1における半導体装置を示
す断面図である。
【0038】図1に示すように、半導体基板12上に層
間絶縁膜13を介してAl−Cu,Al−Si−Cu等
のメタル膜(Al合金膜)を堆積し、フォトレジストマ
スクを用いてRIE(Reactive Ion Etching)法等のドラ
イエッチングを行い、このメタル膜をパターニングす
る。それにより、メモリセルアレイ部に第1メタル配線
(第1Al配線)1を形成し、ヒューズ部に上記のAl
合金等よりなるヒューズ11を形成する。
間絶縁膜13を介してAl−Cu,Al−Si−Cu等
のメタル膜(Al合金膜)を堆積し、フォトレジストマ
スクを用いてRIE(Reactive Ion Etching)法等のドラ
イエッチングを行い、このメタル膜をパターニングす
る。それにより、メモリセルアレイ部に第1メタル配線
(第1Al配線)1を形成し、ヒューズ部に上記のAl
合金等よりなるヒューズ11を形成する。
【0039】ヒューズ11は、メモリセルアレイ部内の
欠陥救済のために設けられ、欠陥セルが検出された時に
ヒューズ11を切断することで欠陥セルに対応するアド
レスを冗長セルに割り当てる。
欠陥救済のために設けられ、欠陥セルが検出された時に
ヒューズ11を切断することで欠陥セルに対応するアド
レスを冗長セルに割り当てる。
【0040】なお、メモリセルアレイ部における半導体
基板12上には、多数のメモリセル(図示せず)が形成
され、該メモリセルは層間絶縁膜13に覆われる。メモ
リセルアレイ部に隣接してメモリセルの動作制御を行う
周辺回路が形成される周辺回路部を設け、上記ヒューズ
部は周辺回路部に設けられる。
基板12上には、多数のメモリセル(図示せず)が形成
され、該メモリセルは層間絶縁膜13に覆われる。メモ
リセルアレイ部に隣接してメモリセルの動作制御を行う
周辺回路が形成される周辺回路部を設け、上記ヒューズ
部は周辺回路部に設けられる。
【0041】次に、CVD(Chemical Vapor Depositio
n)法等により第1メタル配線1とヒューズ11とを覆う
ように保護膜10を堆積する。保護膜10としては、1
50nm〜300nm程度の厚みの窒化膜を用いるのが
好ましい。
n)法等により第1メタル配線1とヒューズ11とを覆う
ように保護膜10を堆積する。保護膜10としては、1
50nm〜300nm程度の厚みの窒化膜を用いるのが
好ましい。
【0042】その後、保護膜10を覆うように酸化膜
(SiO2)等の絶縁膜を堆積する。このとき、第1メ
タル配線1間や第1メタル配線1とヒューズ11間に埋
め込むように絶縁膜を堆積し、この堆積後にCMPで絶
縁膜を平坦化し、再度酸化膜(SiO2)等の絶縁膜を
堆積する。それにより、厚い絶縁膜2を形成することが
できる。
(SiO2)等の絶縁膜を堆積する。このとき、第1メ
タル配線1間や第1メタル配線1とヒューズ11間に埋
め込むように絶縁膜を堆積し、この堆積後にCMPで絶
縁膜を平坦化し、再度酸化膜(SiO2)等の絶縁膜を
堆積する。それにより、厚い絶縁膜2を形成することが
できる。
【0043】フォトレジストマスクを用いて絶縁膜2を
選択的にエッチングし、第1メタル配線1上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
選択的にエッチングし、第1メタル配線1上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
【0044】次に、上記と同様のメタル膜を堆積し、フ
ォトレジストマスクを用いてRIE法等のドライエッチ
ングを行い、このメタル膜をパターニングする。それに
より、メモリセルアレイ部に第2メタル配線3を形成す
る。このとき、ヒューズ11上にはメタル膜を残余させ
ない。
ォトレジストマスクを用いてRIE法等のドライエッチ
ングを行い、このメタル膜をパターニングする。それに
より、メモリセルアレイ部に第2メタル配線3を形成す
る。このとき、ヒューズ11上にはメタル膜を残余させ
ない。
【0045】次に、絶縁膜2上にフォトレジスト6を塗
布し、ヒューズ部上に位置するフォトレジスト6に開口
を設ける。このフォトレジスト6をマスクとして絶縁膜
2にドライエッチングを施す。それにより、図1に示す
ように、ヒューズ11上の保護膜10を露出させる。こ
のとき、窒化膜に対する選択性の高い条件で絶縁膜2の
エッチングを行い、保護膜10で該エッチングをストッ
プさせる。
布し、ヒューズ部上に位置するフォトレジスト6に開口
を設ける。このフォトレジスト6をマスクとして絶縁膜
2にドライエッチングを施す。それにより、図1に示す
ように、ヒューズ11上の保護膜10を露出させる。こ
のとき、窒化膜に対する選択性の高い条件で絶縁膜2の
エッチングを行い、保護膜10で該エッチングをストッ
プさせる。
【0046】次に、フォトレジスト6を除去し、図2に
示すように、第2メタル配線3とヒューズ部上における
保護膜10を覆うようにCVD法等で第1パッシベーシ
ョン膜7を堆積する。第1パッシベーション膜7として
は、150nm〜300nm程度の厚みの酸化膜を用い
るのが好ましい。
示すように、第2メタル配線3とヒューズ部上における
保護膜10を覆うようにCVD法等で第1パッシベーシ
ョン膜7を堆積する。第1パッシベーション膜7として
は、150nm〜300nm程度の厚みの酸化膜を用い
るのが好ましい。
【0047】第1パッシベーション膜7は上記のように
膜の堆積により形成され、平坦化処理を施さない。よっ
て、第1パッシベーション膜7の厚みのばらつきは、前
述の絶縁膜2よりも厚みのばらつきが小さい。
膜の堆積により形成され、平坦化処理を施さない。よっ
て、第1パッシベーション膜7の厚みのばらつきは、前
述の絶縁膜2よりも厚みのばらつきが小さい。
【0048】また、第1パッシベーション膜7は、開口
2a内に延在するので、ヒューズ11上に位置する表面
に凹部が形成される。該凹部の開口径は、ヒューズ11
の幅よりも大きくなっている。
2a内に延在するので、ヒューズ11上に位置する表面
に凹部が形成される。該凹部の開口径は、ヒューズ11
の幅よりも大きくなっている。
【0049】次に、第1パッシベーション膜7上に、C
VD法等で第2パッシベーション膜14を堆積する。第
2パッシベーション膜14としては、500nm〜80
0nm程度の厚みの耐湿性に優れた窒化膜(SiN等)
を用いるのが好ましい。
VD法等で第2パッシベーション膜14を堆積する。第
2パッシベーション膜14としては、500nm〜80
0nm程度の厚みの耐湿性に優れた窒化膜(SiN等)
を用いるのが好ましい。
【0050】次に、図3に示すように、第2パッシベー
ション膜14上に半導体装置を保護するための感光性ポ
リイミド膜5を塗布し、該ポリイミド膜5をパターニン
グしてヒューズ部上に開口5aを形成し、RIE法等の
ドライエッチングによりヒューズ11上の第2パッシベ
ーション膜14をエッチングする。
ション膜14上に半導体装置を保護するための感光性ポ
リイミド膜5を塗布し、該ポリイミド膜5をパターニン
グしてヒューズ部上に開口5aを形成し、RIE法等の
ドライエッチングによりヒューズ11上の第2パッシベ
ーション膜14をエッチングする。
【0051】それにより、第1パッシベーション膜7に
達する開口14aを形成する。このとき、ヒューズ11
上に位置する第1パッシベーション膜7の表面が露出す
るとともに、開口14a内に位置する第1パッシベーシ
ョン膜7表面の凹部側壁上にサイドウォール絶縁膜8を
形成する。このサイドウォール絶縁膜8は、ヒューズ1
1を取り囲むように形成される。
達する開口14aを形成する。このとき、ヒューズ11
上に位置する第1パッシベーション膜7の表面が露出す
るとともに、開口14a内に位置する第1パッシベーシ
ョン膜7表面の凹部側壁上にサイドウォール絶縁膜8を
形成する。このサイドウォール絶縁膜8は、ヒューズ1
1を取り囲むように形成される。
【0052】上記のようにヒューズ11上に開口14a
を形成することにより、ヒューズ11を覆うのは第1パ
ッシベーション膜7のみとなる。したがって、第1パッ
シベーション膜7がヒューズブロー時に破裂することと
なる。
を形成することにより、ヒューズ11を覆うのは第1パ
ッシベーション膜7のみとなる。したがって、第1パッ
シベーション膜7がヒューズブロー時に破裂することと
なる。
【0053】上述のようにパッシベーション膜を熱応力
の異なる複数の膜(例えば酸化膜と窒化膜)の積層構造
で構成することにより、熱応力の小さい膜を応力緩衝膜
として機能させることができる。それにより、熱を加え
た場合に生じるパッシベーション膜によるストレスを緩
和することができ、第1メタル配線1やヒューズ11の
欠損等を阻止することができる。
の異なる複数の膜(例えば酸化膜と窒化膜)の積層構造
で構成することにより、熱応力の小さい膜を応力緩衝膜
として機能させることができる。それにより、熱を加え
た場合に生じるパッシベーション膜によるストレスを緩
和することができ、第1メタル配線1やヒューズ11の
欠損等を阻止することができる。
【0054】また、パッシベーション膜を多層化するこ
とにより、下層パッシベーション膜のみをヒューズ11
上に延在させることができ、ヒューズ11上に位置する
絶縁膜の厚みを減じることができる。
とにより、下層パッシベーション膜のみをヒューズ11
上に延在させることができ、ヒューズ11上に位置する
絶縁膜の厚みを減じることができる。
【0055】さらに、ヒューズ11を覆うように保護膜
10を形成しているので、保護膜10をエッチングスト
ッパとして用いて、膜厚が大きくかつ膜厚の均一性も良
好でない絶縁膜2をヒューズ11上でエッチング除去す
ることができる。そのため、ヒューズ11上に位置する
絶縁膜は、絶縁膜2と比べると厚みの小さい保護膜10
と第1パッシベーション膜7との積層膜となる。このこ
とも、ヒューズ11上に位置する絶縁膜の薄膜化に寄与
し得る。
10を形成しているので、保護膜10をエッチングスト
ッパとして用いて、膜厚が大きくかつ膜厚の均一性も良
好でない絶縁膜2をヒューズ11上でエッチング除去す
ることができる。そのため、ヒューズ11上に位置する
絶縁膜は、絶縁膜2と比べると厚みの小さい保護膜10
と第1パッシベーション膜7との積層膜となる。このこ
とも、ヒューズ11上に位置する絶縁膜の薄膜化に寄与
し得る。
【0056】また、この保護膜10と第1パッシベーシ
ョン膜7は、絶縁膜の堆積のみで形成できるので、平坦
化プロセスを経て形成される絶縁膜2よりも膜厚の均一
性に優れている。したがって、ヒューズ11上に位置す
る絶縁膜の膜厚の均一性を向上することができ、安定し
たヒューズブローを行える。
ョン膜7は、絶縁膜の堆積のみで形成できるので、平坦
化プロセスを経て形成される絶縁膜2よりも膜厚の均一
性に優れている。したがって、ヒューズ11上に位置す
る絶縁膜の膜厚の均一性を向上することができ、安定し
たヒューズブローを行える。
【0057】さらに、ヒューズ11上に位置する凹部の
側壁上にサイドウォール絶縁膜8を形成することによ
り、ヒューズブロー時に、ヒューズ11の周囲に位置す
る第1パッシベーション膜7や絶縁膜2を保護すること
ができる。それにより、ヒューズブロー後の半導体装置
の信頼性を向上することができる。 (実施の形態2)次に、本発明の実施の形態2について
説明する。
側壁上にサイドウォール絶縁膜8を形成することによ
り、ヒューズブロー時に、ヒューズ11の周囲に位置す
る第1パッシベーション膜7や絶縁膜2を保護すること
ができる。それにより、ヒューズブロー後の半導体装置
の信頼性を向上することができる。 (実施の形態2)次に、本発明の実施の形態2について
説明する。
【0058】上述の実施の形態1では、パッシベーショ
ン膜を2層化したが、パッシベーション膜を3層以上の
多層膜で構成してもよい。それにより、実施の形態1と
同様の効果を期待できる。
ン膜を2層化したが、パッシベーション膜を3層以上の
多層膜で構成してもよい。それにより、実施の形態1と
同様の効果を期待できる。
【0059】なお、この実施の形態2の場合にも、パッ
シベーション膜の1層目は、酸化膜で構成することが好
ましい。 (実施の形態3)次に、本発明の実施の形態3につい
て、図4および図5を用いて説明する。図4は本実施の
形態における半導体装置の特徴的な製造工程を示す断面
図であり、図5は本実施の形態における半導体装置の断
面図である。
シベーション膜の1層目は、酸化膜で構成することが好
ましい。 (実施の形態3)次に、本発明の実施の形態3につい
て、図4および図5を用いて説明する。図4は本実施の
形態における半導体装置の特徴的な製造工程を示す断面
図であり、図5は本実施の形態における半導体装置の断
面図である。
【0060】図4に示すように、半導体基板12上に層
間絶縁膜13を介して実施の形態1と同様のメタル膜を
堆積し、実施の形態1と同様の手法で該メタル膜をパタ
ーニングする。それにより、メモリセルアレイ部に第1
メタル配線1を形成し、ヒューズ部にパッド1aを形成
する。
間絶縁膜13を介して実施の形態1と同様のメタル膜を
堆積し、実施の形態1と同様の手法で該メタル膜をパタ
ーニングする。それにより、メモリセルアレイ部に第1
メタル配線1を形成し、ヒューズ部にパッド1aを形成
する。
【0061】次に、実施の形態1と同様の手法で絶縁膜
2を堆積する。そして、メモリセルアレイ部のみならず
ヒューズ部にも、上下のメタル膜間を接続するコンタク
ト部を形成する。具体的には、メモリセルアレイ部内に
位置する絶縁膜2にコンタクトホールを形成するととも
にヒューズ部内に位置する絶縁膜2にコンタクトホール
を形成し、これらのコンタクトホール内に導電膜を埋め
込む。
2を堆積する。そして、メモリセルアレイ部のみならず
ヒューズ部にも、上下のメタル膜間を接続するコンタク
ト部を形成する。具体的には、メモリセルアレイ部内に
位置する絶縁膜2にコンタクトホールを形成するととも
にヒューズ部内に位置する絶縁膜2にコンタクトホール
を形成し、これらのコンタクトホール内に導電膜を埋め
込む。
【0062】その後、上記コンタクト部上に実施の形態
1と同様のメタル膜を堆積し、該メタル膜をパターニン
グすることにより、メモリセルアレイ部内に第2メタル
配線3を形成し、ヒューズ部内にヒューズ3aを形成す
る。
1と同様のメタル膜を堆積し、該メタル膜をパターニン
グすることにより、メモリセルアレイ部内に第2メタル
配線3を形成し、ヒューズ部内にヒューズ3aを形成す
る。
【0063】次に、第2メタル配線3とヒューズ3aを
覆うように、実施の形態1と同様の手法で、第1と第2
パッシベーション膜7,14を形成し、図5に示すよう
に、これらを覆うようにポリイミド膜5を形成する。
覆うように、実施の形態1と同様の手法で、第1と第2
パッシベーション膜7,14を形成し、図5に示すよう
に、これらを覆うようにポリイミド膜5を形成する。
【0064】このポリイミド膜5を所定形状にパターニ
ングしてヒューズ部上に開口5aを形成し、RIE法等
のドライエッチングにより第2パッシベーション膜14
をエッチングし、開口14aを形成する。このとき、ヒ
ューズ3aを覆う第1パッシベーション膜7の側壁上に
サイドウォール絶縁膜9が形成される。このサイドウォ
ール絶縁膜9は、ヒューズ3aを取り囲むように形成さ
れる。
ングしてヒューズ部上に開口5aを形成し、RIE法等
のドライエッチングにより第2パッシベーション膜14
をエッチングし、開口14aを形成する。このとき、ヒ
ューズ3aを覆う第1パッシベーション膜7の側壁上に
サイドウォール絶縁膜9が形成される。このサイドウォ
ール絶縁膜9は、ヒューズ3aを取り囲むように形成さ
れる。
【0065】本実施の形態3の場合にも、実施の形態1
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。また、ヒューズ3a上に下層の
パッシベーション膜7のみが延在しているので、ヒュー
ズ11上に位置する絶縁膜の厚みを減じることができ
る。
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。また、ヒューズ3a上に下層の
パッシベーション膜7のみが延在しているので、ヒュー
ズ11上に位置する絶縁膜の厚みを減じることができ
る。
【0066】さらに、第1パッシベーション膜7は堆積
のみで形成できるので、従来例よりもヒューズ3a上に
位置する絶縁膜の膜厚の均一性を向上することができ、
安定したヒューズブローを行える。
のみで形成できるので、従来例よりもヒューズ3a上に
位置する絶縁膜の膜厚の均一性を向上することができ、
安定したヒューズブローを行える。
【0067】さらに、ヒューズ3aを覆う第1パッシベ
ーション膜7の側壁上にサイドウォール絶縁膜9を形成
することにより、ヒューズブロー時に、ヒューズ3aの
周囲に位置する第1パッシベーション膜7や絶縁膜2を
保護することができる。それにより、ヒューズブロー後
の半導体装置の信頼性を向上することができる。 (実施の形態4)次に、本発明の実施の形態4につい
て、図6を用いて説明する。図6は、本実施の形態にお
ける半導体装置の断面図である。
ーション膜7の側壁上にサイドウォール絶縁膜9を形成
することにより、ヒューズブロー時に、ヒューズ3aの
周囲に位置する第1パッシベーション膜7や絶縁膜2を
保護することができる。それにより、ヒューズブロー後
の半導体装置の信頼性を向上することができる。 (実施の形態4)次に、本発明の実施の形態4につい
て、図6を用いて説明する。図6は、本実施の形態にお
ける半導体装置の断面図である。
【0068】図6に示すように、実施の形態3と同様の
手法で第2パッシベーション膜14までを形成し、第2
パッシベーション膜14を覆うようにポリイミド膜5を
形成する。そして、ヒューズ部上に位置するポリイミド
膜5に開口5aを形成する。このとき、第2パッシベー
ション膜14をエッチングせず、そのままヒューズ3a
上に残しておく。
手法で第2パッシベーション膜14までを形成し、第2
パッシベーション膜14を覆うようにポリイミド膜5を
形成する。そして、ヒューズ部上に位置するポリイミド
膜5に開口5aを形成する。このとき、第2パッシベー
ション膜14をエッチングせず、そのままヒューズ3a
上に残しておく。
【0069】つまり、本実施の形態では、第1と第2パ
ッシベーション膜7,14を、ともにヒューズ3a上に
延在させる。
ッシベーション膜7,14を、ともにヒューズ3a上に
延在させる。
【0070】本実施の形態4の場合にも、実施の形態1
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。
【0071】また、第1と第2パッシベーション膜7,
14の厚みは絶縁膜2の厚みよりも小さいので、ヒュー
ズ11上に位置する絶縁膜の厚みを従来例よりも減じる
ことができる。
14の厚みは絶縁膜2の厚みよりも小さいので、ヒュー
ズ11上に位置する絶縁膜の厚みを従来例よりも減じる
ことができる。
【0072】さらに、第1と第2パッシベーション膜7
は絶縁膜の堆積のみで形成できるので、従来例よりもヒ
ューズ3a上に位置する絶縁膜の膜厚の均一性を向上す
ることができ、安定したヒューズブローを行える。
は絶縁膜の堆積のみで形成できるので、従来例よりもヒ
ューズ3a上に位置する絶縁膜の膜厚の均一性を向上す
ることができ、安定したヒューズブローを行える。
【0073】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【0074】
【発明の効果】本発明によれば、ヒューズ上に位置する
絶縁膜の厚みを小さくかつ均一にすることができるの
で、安定したヒューズブローを行うことができる。ま
た、パッシベーション膜を多層膜で構成することにより
メタル配線やヒューズに対するパッシベーション膜によ
るストレスを緩和することができるので、該ストレスに
起因するメタル配線の欠損や位置ずれ等を抑制すること
ができる。それにより、半導体装置の信頼性を向上する
ことができる。
絶縁膜の厚みを小さくかつ均一にすることができるの
で、安定したヒューズブローを行うことができる。ま
た、パッシベーション膜を多層膜で構成することにより
メタル配線やヒューズに対するパッシベーション膜によ
るストレスを緩和することができるので、該ストレスに
起因するメタル配線の欠損や位置ずれ等を抑制すること
ができる。それにより、半導体装置の信頼性を向上する
ことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体装置の
製造工程の第1工程を示す断面図である。
製造工程の第1工程を示す断面図である。
【図2】 本発明の実施の形態1における半導体装置の
製造工程の第2工程を示す断面図である。
製造工程の第2工程を示す断面図である。
【図3】 本発明の実施の形態1における半導体装置の
断面図である。
断面図である。
【図4】 本発明の実施の形態3における半導体装置の
特徴的な製造工程を示す断面図である。
特徴的な製造工程を示す断面図である。
【図5】 本発明の実施の形態3における半導体装置の
断面図である。
断面図である。
【図6】 本発明の実施の形態4における半導体装置の
断面図である。
断面図である。
【図7】 従来の半導体装置の製造工程の第1工程を示
す断面図である。
す断面図である。
【図8】 従来の半導体装置の製造工程の第2工程を示
す断面図である。
す断面図である。
【図9】 従来の半導体装置の断面図である。
1 第1メタル配線、1a パッド、2 絶縁膜、2
a,5a,14a 開口、3 第2メタル配線、3a,
11 ヒューズ、4 パッシベーション膜、5ポリイミ
ド膜、6 フォトレジスト、7 第1パッシベーション
膜、8,9 サイドウォール絶縁膜、10 保護膜、1
2 半導体基板、13 層間絶縁膜、14 第2パッシ
ベーション膜。
a,5a,14a 開口、3 第2メタル配線、3a,
11 ヒューズ、4 パッシベーション膜、5ポリイミ
ド膜、6 フォトレジスト、7 第1パッシベーション
膜、8,9 サイドウォール絶縁膜、10 保護膜、1
2 半導体基板、13 層間絶縁膜、14 第2パッシ
ベーション膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 長谷 浩行
兵庫県伊丹市瑞原四丁目1番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
Fターム(参考) 5F033 HH09 QQ09 QQ13 QQ25 QQ37
RR04 RR06 RR22 SS11 SS21
TT02 TT04 TT06 VV11 WW02
XX19 XX36
5F064 BB14 BB35 DD48 EE22 EE27
EE56 FF27 FF32 GG03
Claims (14)
- 【請求項1】 半導体基板上に第1絶縁膜を介して形成
された第1メタル配線と、 前記第1絶縁膜上に前記第1メタル配線と間隔をあけて
形成されたヒューズと、 前記第1メタル配線を覆い前記ヒューズ上に第1開口を
有する第2絶縁膜と、 前記第2絶縁膜上に形成された第2メタル配線と前記第
2メタル配線と前記ヒューズとを覆う第1パッシベーシ
ョン膜と、 前記第1パッシベーション膜上に形成され、前記第1パ
ッシベーション膜と異なる材質からなり、前記ヒューズ
上に第2開口を有する第2パッシベーション膜と、を備
えた、半導体装置。 - 【請求項2】 前記半導体装置は、メモリセルが形成さ
れるメモリセルアレイ部と、前記ヒューズが形成される
ヒューズ部とを備え、 前記第1と第2メタル配線は、前記メモリセルアレイ部
に形成される、請求項1に記載の半導体装置。 - 【請求項3】 前記第1パッシベーション膜は、150
nm以上300nm以下の膜厚の酸化膜を含み、 前記第2パッシベーション膜は、500nm以上800
nm以下の膜厚の窒化膜を含む、請求項1または請求項
2に記載の半導体装置。 - 【請求項4】 前記ヒューズと前記第1メタル配線とを
覆う保護膜を備え、 前記保護膜を覆うように前記第1パッシベーション膜を
形成した、請求項1から請求項3のいずれかに記載の半
導体装置。 - 【請求項5】 前記第2絶縁膜は酸化膜を含み、 前記保護膜は、150nm以上300nm以下の膜厚の
窒化膜を含む、請求項4に記載の半導体装置。 - 【請求項6】 前記第1パッシベーション膜は、前記第
1開口内に延在し、前記ヒューズ上に凹部を有し、 前記凹部の側壁上に、サイドウォール絶縁膜を形成し
た、請求項1から請求項5のいずれかに記載の半導体装
置。 - 【請求項7】 半導体基板上に第1絶縁膜を介して形成
された第1メタル配線と、 前記第1絶縁膜上に前記第1メタル配線と間隔をあけて
形成されたメタルパッド層と、 前記第1メタル配線と前記メタルパッド層とを覆う第2
絶縁膜と、 前記第2絶縁膜上に形成された第2メタル配線と、 前記第2絶縁膜上に前記第2メタル配線と間隔をあけて
形成されたヒューズと、 前記第2メタル配線と前記ヒューズとを覆う第1パッシ
ベーション膜と、 前記第1パッシベーション膜上に形成され、前記第1パ
ッシベーション膜と異なる材質からなり、前記ヒューズ
上に開口を有する第2パッシベーション膜と、を備え
た、半導体装置。 - 【請求項8】 前記半導体装置は、メモリセルが形成さ
れるメモリセルアレイ部と、前記ヒューズが形成される
ヒューズ部とを備え、 前記第1と第2メタル配線は、前記メモリセルアレイ部
内に形成され、 前記メタルパッド層は、前記ヒューズ部内に形成され
る、請求項7に記載の半導体装置。 - 【請求項9】 前記第1パッシベーション膜は、150
nm以上300nm以下の膜厚の酸化膜を含み、 前記第2パッシベーション膜は、500nm以上800
nm以下の膜厚の窒化膜を含む、請求項7または請求項
8に記載の半導体装置。 - 【請求項10】 前記第1パッシベーション膜において
前記ヒューズの側壁を覆う部分上に、サイドウォール絶
縁膜を形成した、請求項7から請求項9のいずれかに記
載の半導体装置。 - 【請求項11】 半導体基板上に第1絶縁膜を介して形
成された第1メタル配線と、 前記第1絶縁膜上に前記第1メタル配線と間隔をあけて
形成されたメタルパッド層と、 前記第1メタル配線と前記メタルパッド層とを覆う第2
絶縁膜と、 前記第2絶縁膜上に形成された第2メタル配線と、 前記第2絶縁膜上に前記第2メタル配線と間隔をあけて
形成されたヒューズと、 前記第2メタル配線と前記ヒューズとを覆う第1パッシ
ベーション膜と、 前記第2メタル配線と前記ヒューズとを覆うように前記
第1パッシベーション膜上に形成され、前記第1パッシ
ベーション膜と異なる材質からなる第2パッシベーショ
ン膜と、を備えた、半導体装置。 - 【請求項12】 半導体基板上に第1絶縁膜を介してメ
タル膜を形成する工程と、 前記メタル膜をパターニングすることにより、第1メタ
ル配線とヒューズとを形成する工程と、 前記第1メタル配線と前記ヒューズとを覆うように第2
絶縁膜を形成する工程と、 前記ヒューズ上に位置する前記第2絶縁膜をエッチング
することにより、第1開口を形成する工程と、 前記第2絶縁膜上に第2メタル配線を形成する工程と、 前記第2メタル配線と前記ヒューズとを覆うように第1
パッシベーション膜を形成する工程と、 前記第1パッシベーション膜上に、前記第1パッシベー
ション膜と材質の異なる第2パッシベーション膜を形成
する工程と、 前記ヒューズ上に位置する前記第2パッシベーション膜
をエッチングすることにより、前記第1パッシベーショ
ン膜に達する第2開口を形成する工程と、を備えた半導
体装置の製造方法。 - 【請求項13】 前記第2絶縁膜を形成する工程は、 前記第1メタル配線と前記ヒューズとを覆うように前記
第2絶縁膜と異なる材質の保護膜を形成する工程と、 前記保護膜上に前記第2絶縁膜を形成する工程とを含
み、 前記第1開口を形成する工程は、前記保護膜上で前記第
2絶縁膜のエッチングをストップさせる工程を含む、請
求項12に記載の半導体装置の製造方法。 - 【請求項14】 半導体基板上に第1絶縁膜を介して第
1メタル膜を形成する工程と、 前記第1メタル膜をパターニングすることにより、第1
メタル配線とメタルパッド層とを形成する工程と、 前記第1メタル配線と前記メタルパッド層とを覆うよう
に第2絶縁膜を形成する工程と、 前記第2絶縁膜上に第2メタル膜を形成する工程と、 前記第2メタル膜をパターニングすることにより、第2
メタル配線とヒューズとを形成する工程と、 前記第2メタル配線と前記ヒューズとを覆うように第1
パッシベーション膜を形成する工程と、 前記第1パッシベーション膜上に、前記第1パッシベー
ション膜と材質の異なる第2パッシベーション膜を形成
する工程と、 前記ヒューズ上に位置する前記第2パッシベーション膜
をエッチングすることにより、前記第1パッシベーショ
ン膜に達する開口を形成する工程と、を備えた半導体装
置の製造方法。
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TW091111277A TW560002B (en) | 2001-08-08 | 2002-05-28 | Semiconductor device and process for the same |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073891A (ja) * | 2004-09-03 | 2006-03-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6683365B1 (en) * | 2002-08-01 | 2004-01-27 | Micron Technology, Inc. | Edge intensive antifuse device structure |
JP4297677B2 (ja) * | 2002-10-29 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP2004311638A (ja) * | 2003-04-04 | 2004-11-04 | Renesas Technology Corp | 半導体装置 |
JP2005032916A (ja) * | 2003-07-10 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
US20050077594A1 (en) * | 2003-10-10 | 2005-04-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with polysilicon fuse and method for trimming the same |
US20070032044A1 (en) * | 2005-08-08 | 2007-02-08 | Silicon Genesis Corporation | Method and structure for fabricating devices using one or more films provided by a layer transfer process and etch back |
KR100770696B1 (ko) * | 2006-06-20 | 2007-10-29 | 삼성전자주식회사 | 퓨즈 구조물 및 그 형성 방법 |
US7491585B2 (en) | 2006-10-19 | 2009-02-17 | International Business Machines Corporation | Electrical fuse and method of making |
KR100934844B1 (ko) * | 2007-10-31 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
JP2010040904A (ja) * | 2008-08-07 | 2010-02-18 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US9059174B2 (en) | 2008-11-05 | 2015-06-16 | Stmicroelectronics, Inc. | Method to reduce metal fuse thickness without extra mask |
US8592941B2 (en) | 2010-07-19 | 2013-11-26 | International Business Machines Corporation | Fuse structure having crack stop void, method for forming and programming same, and design structure |
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US8941218B1 (en) | 2013-08-13 | 2015-01-27 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Passivation for group III-V semiconductor devices having a plated metal layer over an interlayer dielectric layer |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0951038A (ja) | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
US5821160A (en) * | 1996-06-06 | 1998-10-13 | Motorola, Inc. | Method for forming a laser alterable fuse area of a memory cell using an etch stop layer |
JP2000332114A (ja) | 1999-05-17 | 2000-11-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
KR100611385B1 (ko) * | 1999-07-02 | 2006-08-11 | 주식회사 하이닉스반도체 | 정션 누설로 절연파괴되는 퓨즈를 갖는 반도체소자 및 그제조방법 |
-
2001
- 2001-08-08 JP JP2001240264A patent/JP2003060036A/ja not_active Withdrawn
-
2002
- 2002-05-09 US US10/140,953 patent/US6563188B2/en not_active Expired - Fee Related
- 2002-05-28 TW TW091111277A patent/TW560002B/zh not_active IP Right Cessation
- 2002-06-07 KR KR10-2002-0031829A patent/KR100491232B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073891A (ja) * | 2004-09-03 | 2006-03-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
Also Published As
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US20030030124A1 (en) | 2003-02-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |