JP2003060036A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 安定したヒューズブローを行うことが可能な
ヒューズ部の構造を提供する。 【解決手段】 本発明の半導体装置は、半導体基板１２
上に層間絶縁膜１３を介して形成された第１メタル配線
１と、層間絶縁膜１３上に第１メタル配線１と間隔をあ
けて形成されたヒューズ１１と、第１メタル配線１を覆
いヒューズ１１上に開口２ａを有する絶縁膜２と、絶縁
膜２上に形成された第２メタル配線３と、第２メタル配
線３とヒューズ１１とを覆う第１パッシベーション膜７
と、第１パッシベーション膜７上に形成され第１パッシ
ベーション膜７と異なる材質からなりヒューズ１１上に
開口１４ａを有する第２パッシベーション膜１４とを備
える。
ヒューズ部の構造を提供する。 【解決手段】 本発明の半導体装置は、半導体基板１２
上に層間絶縁膜１３を介して形成された第１メタル配線
１と、層間絶縁膜１３上に第１メタル配線１と間隔をあ
けて形成されたヒューズ１１と、第１メタル配線１を覆
いヒューズ１１上に開口２ａを有する絶縁膜２と、絶縁
膜２上に形成された第２メタル配線３と、第２メタル配
線３とヒューズ１１とを覆う第１パッシベーション膜７
と、第１パッシベーション膜７上に形成され第１パッシ
ベーション膜７と異なる材質からなりヒューズ１１上に
開口１４ａを有する第２パッシベーション膜１４とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にパッシベーション膜を多層化
し、パッシベーション膜の少なくとも一部をヒューズ上
に延在させた半導体装置およびその製造方法に関する。
その製造方法に関し、特にパッシベーション膜を多層化
し、パッシベーション膜の少なくとも一部をヒューズ上
に延在させた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来から半導体装置の一例としてＤＲＡ
Ｍ(Dynamic Random Access Memory)は知られている。こ
のＤＲＡＭにおけるメタル配線およびヒューズ構造の製
造方法について図７〜図９を用いて説明する。
Ｍ(Dynamic Random Access Memory)は知られている。こ
のＤＲＡＭにおけるメタル配線およびヒューズ構造の製
造方法について図７〜図９を用いて説明する。
【０００３】図７に示すように、半導体基板上に層間絶
縁膜を介してメタル膜を堆積し、このメタル膜をパター
ニングする。それにより、メモリセルアレイ部に第１メ
タル配線１を形成し、ヒューズ部にヒューズ１１を形成
する。
縁膜を介してメタル膜を堆積し、このメタル膜をパター
ニングする。それにより、メモリセルアレイ部に第１メ
タル配線１を形成し、ヒューズ部にヒューズ１１を形成
する。
【０００４】その後、第１メタル配線１とヒューズ１１
を覆うように絶縁膜を堆積する。このとき、第１メタル
配線１間や第１メタル配線１とヒューズ１１間に埋め込
むように絶縁膜を堆積する。
を覆うように絶縁膜を堆積する。このとき、第１メタル
配線１間や第１メタル配線１とヒューズ１１間に埋め込
むように絶縁膜を堆積する。
【０００５】上記絶縁膜の堆積後にＣＭＰ(Chemical Me
chanical Polishing)で該絶縁膜を平坦化し、再度絶縁
膜を堆積する。このとき、第１メタル配線１による段差
を低減するため、絶縁膜の厚みを大きくしておく。
chanical Polishing)で該絶縁膜を平坦化し、再度絶縁
膜を堆積する。このとき、第１メタル配線１による段差
を低減するため、絶縁膜の厚みを大きくしておく。
【０００６】かかる平坦化プロセスを経て、図７に示す
絶縁膜２が形成される。そのため、絶縁膜２の厚みは大
きくなっている。この絶縁膜２が、ヒューズブロー時に
破裂する。
絶縁膜２が形成される。そのため、絶縁膜２の厚みは大
きくなっている。この絶縁膜２が、ヒューズブロー時に
破裂する。
【０００７】フォトレジストマスクを用いて絶縁膜２を
選択的にエッチングし、第１メタル配線１上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
選択的にエッチングし、第１メタル配線１上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
【０００８】次に、絶縁膜２上にメタル膜を堆積し、フ
ォトレジストマスクを用いてドライエッチングを行い、
このメタル膜をパターニングする。それにより、メモリ
セルアレイ部に第２メタル配線３を形成する。このと
き、ヒューズ１１上にはメタル膜を残さない。
ォトレジストマスクを用いてドライエッチングを行い、
このメタル膜をパターニングする。それにより、メモリ
セルアレイ部に第２メタル配線３を形成する。このと
き、ヒューズ１１上にはメタル膜を残さない。
【０００９】次に、第２メタル配線３とヒューズ部にお
ける絶縁膜２を覆うようにパッシベーション膜４を堆積
する。その後、図８に示すように、パッシベーション膜
４上に半導体装置を保護するためのポリイミド膜５を塗
布し、該ポリイミド膜５をパターニングしてヒューズ部
上に開口５ａを形成する。
ける絶縁膜２を覆うようにパッシベーション膜４を堆積
する。その後、図８に示すように、パッシベーション膜
４上に半導体装置を保護するためのポリイミド膜５を塗
布し、該ポリイミド膜５をパターニングしてヒューズ部
上に開口５ａを形成する。
【００１０】次に、図９に示すように、ヒューズ１１上
のパッシベーション膜４をドライエッチングで除去す
る。ところが、ヒューズ１１上の絶縁膜２は上述のよう
に厚いので、ヒューズ１１上の絶縁膜２の厚みを減じる
必要がある。具体的には、再度ドライエッチングを行
い、ヒューズ１１上の絶縁膜２を１００ｎｍ〜３００ｎ
ｍ程度エッチングする。
のパッシベーション膜４をドライエッチングで除去す
る。ところが、ヒューズ１１上の絶縁膜２は上述のよう
に厚いので、ヒューズ１１上の絶縁膜２の厚みを減じる
必要がある。具体的には、再度ドライエッチングを行
い、ヒューズ１１上の絶縁膜２を１００ｎｍ〜３００ｎ
ｍ程度エッチングする。
【００１１】
【発明が解決しようとする課題】上記のようにヒューズ
１１上の絶縁膜２を形成するに際し、平坦化プロセスを
行っているためヒューズ１１上の絶縁膜２の膜厚が大き
くなるばかりでなく、該絶縁膜２の膜厚の均一性も低下
する。それに加え、上述のように絶縁膜２の膜厚を減じ
るためのエッチングが必要となるので、ヒューズ１１上
の絶縁膜２の膜厚のばらつきがさらに大きくなる。その
ため、安定したヒューズブローを行うことが困難とな
る。
１１上の絶縁膜２を形成するに際し、平坦化プロセスを
行っているためヒューズ１１上の絶縁膜２の膜厚が大き
くなるばかりでなく、該絶縁膜２の膜厚の均一性も低下
する。それに加え、上述のように絶縁膜２の膜厚を減じ
るためのエッチングが必要となるので、ヒューズ１１上
の絶縁膜２の膜厚のばらつきがさらに大きくなる。その
ため、安定したヒューズブローを行うことが困難とな
る。
【００１２】本発明は上記の課題を解決するためになさ
れたものである。本発明の目的は、安定したヒューズブ
ローを行うことにある。
れたものである。本発明の目的は、安定したヒューズブ
ローを行うことにある。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
は、１つの局面では、半導体基板上に第１絶縁膜を介し
て形成された第１メタル配線と、第１絶縁膜上に第１メ
タル配線と間隔をあけて形成されたヒューズと、第１メ
タル配線を覆いヒューズ上に第１開口を有する第２絶縁
膜と、第２絶縁膜上に形成された第２メタル配線と、第
２メタル配線とヒューズとを覆う第１パッシベーション
膜と、第１パッシベーション膜上に形成され第１パッシ
ベーション膜と異なる材質からなりヒューズ上に第２開
口を有する第２パッシベーション膜とを備える。
は、１つの局面では、半導体基板上に第１絶縁膜を介し
て形成された第１メタル配線と、第１絶縁膜上に第１メ
タル配線と間隔をあけて形成されたヒューズと、第１メ
タル配線を覆いヒューズ上に第１開口を有する第２絶縁
膜と、第２絶縁膜上に形成された第２メタル配線と、第
２メタル配線とヒューズとを覆う第１パッシベーション
膜と、第１パッシベーション膜上に形成され第１パッシ
ベーション膜と異なる材質からなりヒューズ上に第２開
口を有する第２パッシベーション膜とを備える。
【００１４】第１と第２メタル配線間に形成される第２
絶縁膜には前述のような平坦化処理が施され、第２絶縁
膜の膜厚は大きくかつ膜厚のばらつきも大きいものとな
っている。そこで、上記のように第２絶縁膜に第１開口
を設けることにより、ヒューズ上の第２絶縁膜を除去す
ることができる。他方、第１パッシベーション膜には上
記のような平坦化処理が施されず、第１パッシベーショ
ン膜は絶縁膜の堆積のみで形成できる。この第１パッシ
ベーション膜がヒューズ上に延在するので、ヒューズ上
に位置する絶縁膜の厚みを従来例よりも小さくかつ均一
にすることができる。また、異なる材質のパッシベーシ
ョン膜を積層しているので、熱応力の小さい膜を下層に
配置することができる。それにより、メタル配線やヒュ
ーズに対するパッシベーション膜によるストレスを緩和
することができる。
絶縁膜には前述のような平坦化処理が施され、第２絶縁
膜の膜厚は大きくかつ膜厚のばらつきも大きいものとな
っている。そこで、上記のように第２絶縁膜に第１開口
を設けることにより、ヒューズ上の第２絶縁膜を除去す
ることができる。他方、第１パッシベーション膜には上
記のような平坦化処理が施されず、第１パッシベーショ
ン膜は絶縁膜の堆積のみで形成できる。この第１パッシ
ベーション膜がヒューズ上に延在するので、ヒューズ上
に位置する絶縁膜の厚みを従来例よりも小さくかつ均一
にすることができる。また、異なる材質のパッシベーシ
ョン膜を積層しているので、熱応力の小さい膜を下層に
配置することができる。それにより、メタル配線やヒュ
ーズに対するパッシベーション膜によるストレスを緩和
することができる。
【００１５】上記半導体装置は、メモリセルが形成され
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第１と
第２メタル配線は、メモリセルアレイ部に形成される。
本発明は、かかる半導体記憶装置に対し有用である。
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第１と
第２メタル配線は、メモリセルアレイ部に形成される。
本発明は、かかる半導体記憶装置に対し有用である。
【００１６】上記第１パッシベーション膜は、１５０ｎ
ｍ以上３００ｎｍ以下の膜厚の酸化膜を含み、第２パッ
シベーション膜は、５００ｎｍ以上８００ｎｍ以下の膜
厚の窒化膜を含む。
ｍ以上３００ｎｍ以下の膜厚の酸化膜を含み、第２パッ
シベーション膜は、５００ｎｍ以上８００ｎｍ以下の膜
厚の窒化膜を含む。
【００１７】下層の第１パッシベーション膜として上記
の膜厚の酸化膜を使用することにより、熱によりメタル
配線等に加わるストレスを効果的に緩和することがで
き、メタル配線等の欠損や位置ずれ等を抑制することが
できる。なお、酸化膜の膜厚は、１００ｎｍ以上であれ
ばストレス緩和に有効である。また、上層の第２パッシ
ベーション膜として上記の膜厚の窒化膜を使用すること
により、充分な耐湿性を確保することができる。
の膜厚の酸化膜を使用することにより、熱によりメタル
配線等に加わるストレスを効果的に緩和することがで
き、メタル配線等の欠損や位置ずれ等を抑制することが
できる。なお、酸化膜の膜厚は、１００ｎｍ以上であれ
ばストレス緩和に有効である。また、上層の第２パッシ
ベーション膜として上記の膜厚の窒化膜を使用すること
により、充分な耐湿性を確保することができる。
【００１８】上記半導体装置は、好ましくはヒューズと
第１メタル配線とを覆う保護膜を備える。この場合、該
保護膜を覆うように第１パッシベーション膜を形成す
る。
第１メタル配線とを覆う保護膜を備える。この場合、該
保護膜を覆うように第１パッシベーション膜を形成す
る。
【００１９】このように保護膜を形成することにより、
ヒューズ上に位置する第２絶縁膜に開口を設ける際に保
護膜をエッチングストッパとして用いることができる。
ヒューズ上に位置する第２絶縁膜に開口を設ける際に保
護膜をエッチングストッパとして用いることができる。
【００２０】上記第２絶縁膜は酸化膜を含み、保護膜は
１５０ｎｍ以上３００ｎｍ以下の膜厚の窒化膜を含む。
１５０ｎｍ以上３００ｎｍ以下の膜厚の窒化膜を含む。
【００２１】第２絶縁膜が酸化膜で構成される場合に、
上記の膜厚の窒化膜を保護膜として用いることにより、
保護膜をエッチングストッパとして有効に機能させるこ
とができる。
上記の膜厚の窒化膜を保護膜として用いることにより、
保護膜をエッチングストッパとして有効に機能させるこ
とができる。
【００２２】第１パッシベーション膜は、第１開口内に
延在し、ヒューズ上に凹部を有する。この場合、凹部の
側壁上に、サイドウォール絶縁膜を形成する。
延在し、ヒューズ上に凹部を有する。この場合、凹部の
側壁上に、サイドウォール絶縁膜を形成する。
【００２３】このようにヒューズ上における第１パッシ
ベーション膜の凹部の側壁にサイドウォール絶縁膜を形
成することにより、ヒューズブロー時にヒューズ上ある
いはヒューズの周囲の絶縁膜が過剰に破裂するのを抑制
することができる。
ベーション膜の凹部の側壁にサイドウォール絶縁膜を形
成することにより、ヒューズブロー時にヒューズ上ある
いはヒューズの周囲の絶縁膜が過剰に破裂するのを抑制
することができる。
【００２４】本発明に係る半導体装置は、他の局面で
は、半導体基板上に第１絶縁膜を介して形成された第１
メタル配線と、第１絶縁膜上に第１メタル配線と間隔を
あけて形成されたメタルパッド層と、第１メタル配線と
メタルパッド層とを覆う第２絶縁膜と、第２絶縁膜上に
形成された第２メタル配線と、第２絶縁膜上に第２メタ
ル配線と間隔をあけて形成されたヒューズと、第２メタ
ル配線とヒューズとを覆う第１パッシベーション膜と、
第１パッシベーション膜上に形成され第１パッシベーシ
ョン膜と異なる材質からなりヒューズ上に開口を有する
第２パッシベーション膜とを備える。
は、半導体基板上に第１絶縁膜を介して形成された第１
メタル配線と、第１絶縁膜上に第１メタル配線と間隔を
あけて形成されたメタルパッド層と、第１メタル配線と
メタルパッド層とを覆う第２絶縁膜と、第２絶縁膜上に
形成された第２メタル配線と、第２絶縁膜上に第２メタ
ル配線と間隔をあけて形成されたヒューズと、第２メタ
ル配線とヒューズとを覆う第１パッシベーション膜と、
第１パッシベーション膜上に形成され第１パッシベーシ
ョン膜と異なる材質からなりヒューズ上に開口を有する
第２パッシベーション膜とを備える。
【００２５】本局面の場合も、ヒューズ上に第１パッシ
ベーション膜を延在させ、第２パッシベーション膜に上
記の開口を設けているので、ヒューズ上に位置する絶縁
膜の厚みを小さくかつ均一にすることができる。また、
異なる材質のパッシベーション膜を積層しているので、
メタル配線等に対するパッシベーション膜によるストレ
スを緩和することもできる。さらに、第２メタル配線と
同じレイヤにある導電層をヒューズとして使用している
ので、ヒューズの位置を高くすることができ、かつ第２
絶縁膜に開口を形成する必要がなくなる。
ベーション膜を延在させ、第２パッシベーション膜に上
記の開口を設けているので、ヒューズ上に位置する絶縁
膜の厚みを小さくかつ均一にすることができる。また、
異なる材質のパッシベーション膜を積層しているので、
メタル配線等に対するパッシベーション膜によるストレ
スを緩和することもできる。さらに、第２メタル配線と
同じレイヤにある導電層をヒューズとして使用している
ので、ヒューズの位置を高くすることができ、かつ第２
絶縁膜に開口を形成する必要がなくなる。
【００２６】上記半導体装置は、メモリセルが形成され
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第１と
第２メタル配線は、メモリセルアレイ部内に形成され、
メタルパッド層は、ヒューズ部内に形成される。本局面
の場合も、半導体記憶装置に対し有用である。
るメモリセルアレイ部と、ヒューズが形成されるヒュー
ズ部とを備えるものであってもよい。この場合、第１と
第２メタル配線は、メモリセルアレイ部内に形成され、
メタルパッド層は、ヒューズ部内に形成される。本局面
の場合も、半導体記憶装置に対し有用である。
【００２７】上記第１パッシベーション膜は、１５０ｎ
ｍ以上３００ｎｍ以下の膜厚の酸化膜を含み、第２パッ
シベーション膜は、５００ｎｍ以上８００ｎｍ以下の膜
厚の窒化膜を含む。第１と第２パッシベーション膜とし
て上記の酸化膜と窒化膜を使用することにより、上述の
１つの局面の場合と同様に、メタル配線等に加わるスト
レスを効果的に緩和することができ、かつ充分な耐湿性
を確保することができる。
ｍ以上３００ｎｍ以下の膜厚の酸化膜を含み、第２パッ
シベーション膜は、５００ｎｍ以上８００ｎｍ以下の膜
厚の窒化膜を含む。第１と第２パッシベーション膜とし
て上記の酸化膜と窒化膜を使用することにより、上述の
１つの局面の場合と同様に、メタル配線等に加わるスト
レスを効果的に緩和することができ、かつ充分な耐湿性
を確保することができる。
【００２８】第１パッシベーション膜においてヒューズ
の側壁を覆う部分上に、サイドウォール絶縁膜を形成す
ることが好ましい。それにより、ヒューズブロー時にヒ
ューズ上あるいはヒューズの周囲の絶縁膜が過剰に破裂
するのを抑制することができる。
の側壁を覆う部分上に、サイドウォール絶縁膜を形成す
ることが好ましい。それにより、ヒューズブロー時にヒ
ューズ上あるいはヒューズの周囲の絶縁膜が過剰に破裂
するのを抑制することができる。
【００２９】本発明に係る半導体装置は、さらに他の局
面では、半導体基板上に第１絶縁膜を介して形成された
第１メタル配線と、第１絶縁膜上に第１メタル配線と間
隔をあけて形成されたメタルパッド層と、第１メタル配
線とメタルパッド層とを覆う第２絶縁膜と、第２絶縁膜
上に形成された第２メタル配線と、第２絶縁膜上に第２
メタル配線と間隔をあけて形成されたヒューズと、第２
メタル配線とヒューズとを覆う第１パッシベーション膜
と、第２メタル配線とヒューズとを覆うように第１パッ
シベーション膜上に形成され第１パッシベーション膜と
異なる材質からなる第２パッシベーション膜とを備え
る。
面では、半導体基板上に第１絶縁膜を介して形成された
第１メタル配線と、第１絶縁膜上に第１メタル配線と間
隔をあけて形成されたメタルパッド層と、第１メタル配
線とメタルパッド層とを覆う第２絶縁膜と、第２絶縁膜
上に形成された第２メタル配線と、第２絶縁膜上に第２
メタル配線と間隔をあけて形成されたヒューズと、第２
メタル配線とヒューズとを覆う第１パッシベーション膜
と、第２メタル配線とヒューズとを覆うように第１パッ
シベーション膜上に形成され第１パッシベーション膜と
異なる材質からなる第２パッシベーション膜とを備え
る。
【００３０】このように、第１と第２パッシベーション
膜をともにヒューズ上に延在させてもよい。この場合に
も、第１と第２パッシベーション膜はともに絶縁膜の堆
積のみで形成することができるので、平坦化処理が施さ
れる第２絶縁膜と比較すると、第１と第２パッシベーシ
ョン膜の膜厚を小さくかつ膜厚を均一化することができ
る。また、異なる材質のパッシベーション膜を積層して
いるので、メタル配線等に対するパッシベーション膜に
よるストレスを緩和することもできる。
膜をともにヒューズ上に延在させてもよい。この場合に
も、第１と第２パッシベーション膜はともに絶縁膜の堆
積のみで形成することができるので、平坦化処理が施さ
れる第２絶縁膜と比較すると、第１と第２パッシベーシ
ョン膜の膜厚を小さくかつ膜厚を均一化することができ
る。また、異なる材質のパッシベーション膜を積層して
いるので、メタル配線等に対するパッシベーション膜に
よるストレスを緩和することもできる。
【００３１】本発明に係る半導体装置の製造方法は、１
つの局面では、次の各工程を備える。半導体基板上に第
１絶縁膜を介してメタル膜を形成する。このメタル膜を
パターニングすることにより、第１メタル配線とヒュー
ズとを形成する。第１メタル配線とヒューズとを覆うよ
うに第２絶縁膜を形成する。ヒューズ上に位置する第２
絶縁膜をエッチングすることにより第１開口を形成す
る。第２絶縁膜上に第２メタル配線を形成する。第２メ
タル配線とヒューズとを覆うように第１パッシベーショ
ン膜を形成する。第１パッシベーション膜上に、第１パ
ッシベーション膜と材質の異なる第２パッシベーション
膜を形成する。ヒューズ上に位置する第２パッシベーシ
ョン膜をエッチングすることにより、第１パッシベーシ
ョン膜に達する第２開口を形成する。
つの局面では、次の各工程を備える。半導体基板上に第
１絶縁膜を介してメタル膜を形成する。このメタル膜を
パターニングすることにより、第１メタル配線とヒュー
ズとを形成する。第１メタル配線とヒューズとを覆うよ
うに第２絶縁膜を形成する。ヒューズ上に位置する第２
絶縁膜をエッチングすることにより第１開口を形成す
る。第２絶縁膜上に第２メタル配線を形成する。第２メ
タル配線とヒューズとを覆うように第１パッシベーショ
ン膜を形成する。第１パッシベーション膜上に、第１パ
ッシベーション膜と材質の異なる第２パッシベーション
膜を形成する。ヒューズ上に位置する第２パッシベーシ
ョン膜をエッチングすることにより、第１パッシベーシ
ョン膜に達する第２開口を形成する。
【００３２】上記のように第２絶縁膜に第１開口を形成
し、ヒューズ上に第１パッシベーション膜を延在させる
ことにより、ヒューズ上に膜厚が小さく均一な膜厚を有
する絶縁膜を形成することができる。また、異なる材質
のパッシベーション膜を積層しているので、メタル配線
等に対するパッシベーション膜によるストレスを緩和す
ることもできる。
し、ヒューズ上に第１パッシベーション膜を延在させる
ことにより、ヒューズ上に膜厚が小さく均一な膜厚を有
する絶縁膜を形成することができる。また、異なる材質
のパッシベーション膜を積層しているので、メタル配線
等に対するパッシベーション膜によるストレスを緩和す
ることもできる。
【００３３】上記第２絶縁膜を形成する工程は、好まし
くは、第１メタル配線とヒューズとを覆うように第２絶
縁膜と異なる材質の保護膜を形成する工程と、保護膜上
に第２絶縁膜を形成する工程とを含む。また、第１開口
を形成する工程は、保護膜上で第２絶縁膜のエッチング
をストップさせる工程を含む。
くは、第１メタル配線とヒューズとを覆うように第２絶
縁膜と異なる材質の保護膜を形成する工程と、保護膜上
に第２絶縁膜を形成する工程とを含む。また、第１開口
を形成する工程は、保護膜上で第２絶縁膜のエッチング
をストップさせる工程を含む。
【００３４】このように保護膜を形成することにより、
該保護膜をエッチングストッパとして機能させ、保護膜
で第２絶縁膜のエッチングをストップさせることができ
る。
該保護膜をエッチングストッパとして機能させ、保護膜
で第２絶縁膜のエッチングをストップさせることができ
る。
【００３５】本発明に係る半導体装置の製造方法は、他
の局面では、次の各工程を備える。半導体基板上に第１
絶縁膜を介して第１メタル膜を形成する。第１メタル膜
をパターニングすることにより、第１メタル配線とメタ
ルパッド層とを形成する。第１メタル配線とメタルパッ
ド層とを覆うように第２絶縁膜を形成する。第２絶縁膜
上に第２メタル膜を形成する。第２メタル膜をパターニ
ングすることにより、第２メタル配線とヒューズとを形
成する。第２メタル配線とヒューズとを覆うように第１
パッシベーション膜を形成する。第１パッシベーション
膜上に、第１パッシベーション膜と材質の異なる第２パ
ッシベーション膜を形成する。ヒューズ上に位置する第
２パッシベーション膜をエッチングすることにより、第
１パッシベーション膜に達する開口を形成する。
の局面では、次の各工程を備える。半導体基板上に第１
絶縁膜を介して第１メタル膜を形成する。第１メタル膜
をパターニングすることにより、第１メタル配線とメタ
ルパッド層とを形成する。第１メタル配線とメタルパッ
ド層とを覆うように第２絶縁膜を形成する。第２絶縁膜
上に第２メタル膜を形成する。第２メタル膜をパターニ
ングすることにより、第２メタル配線とヒューズとを形
成する。第２メタル配線とヒューズとを覆うように第１
パッシベーション膜を形成する。第１パッシベーション
膜上に、第１パッシベーション膜と材質の異なる第２パ
ッシベーション膜を形成する。ヒューズ上に位置する第
２パッシベーション膜をエッチングすることにより、第
１パッシベーション膜に達する開口を形成する。
【００３６】本局面の場合にも、該ヒューズ上に第１パ
ッシベーション膜を延在させているので、ヒューズ上に
膜厚が小さく均一な膜厚を有する絶縁膜を形成すること
ができる。また、異なる材質のパッシベーション膜を積
層しているので、メタル配線等に対するパッシベーショ
ン膜によるストレスを緩和することもできる。さらに、
第２絶縁膜上にヒューズを形成しているので、ヒューズ
上の絶縁膜の厚みを減じるために第２絶縁膜に開口を形
成する必要がなくなる。さらに、第２メタル配線とヒュ
ーズとを同じレイヤに形成することができるので、ヒュ
ーズの位置を高くすることができる。
ッシベーション膜を延在させているので、ヒューズ上に
膜厚が小さく均一な膜厚を有する絶縁膜を形成すること
ができる。また、異なる材質のパッシベーション膜を積
層しているので、メタル配線等に対するパッシベーショ
ン膜によるストレスを緩和することもできる。さらに、
第２絶縁膜上にヒューズを形成しているので、ヒューズ
上の絶縁膜の厚みを減じるために第２絶縁膜に開口を形
成する必要がなくなる。さらに、第２メタル配線とヒュ
ーズとを同じレイヤに形成することができるので、ヒュ
ーズの位置を高くすることができる。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１〜図３を用いて説明する。なお、下記の説明で
は、本発明をＤＲＡＭ（半導体記憶装置）に適用した場
合について説明するが、本発明はヒューズを有する他の
半導体装置に対しても適用可能である。 （実施の形態１）図１と図２は、本発明の実施の形態１
における半導体装置の特徴的な製造工程を示す断面図で
ある。図３は、本実施の形態１における半導体装置を示
す断面図である。
て図１〜図３を用いて説明する。なお、下記の説明で
は、本発明をＤＲＡＭ（半導体記憶装置）に適用した場
合について説明するが、本発明はヒューズを有する他の
半導体装置に対しても適用可能である。 （実施の形態１）図１と図２は、本発明の実施の形態１
における半導体装置の特徴的な製造工程を示す断面図で
ある。図３は、本実施の形態１における半導体装置を示
す断面図である。
【００３８】図１に示すように、半導体基板１２上に層
間絶縁膜１３を介してＡｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等
のメタル膜（Ａｌ合金膜）を堆積し、フォトレジストマ
スクを用いてＲＩＥ(Reactive Ion Etching)法等のドラ
イエッチングを行い、このメタル膜をパターニングす
る。それにより、メモリセルアレイ部に第１メタル配線
（第１Ａｌ配線）１を形成し、ヒューズ部に上記のＡｌ
合金等よりなるヒューズ１１を形成する。
間絶縁膜１３を介してＡｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等
のメタル膜（Ａｌ合金膜）を堆積し、フォトレジストマ
スクを用いてＲＩＥ(Reactive Ion Etching)法等のドラ
イエッチングを行い、このメタル膜をパターニングす
る。それにより、メモリセルアレイ部に第１メタル配線
（第１Ａｌ配線）１を形成し、ヒューズ部に上記のＡｌ
合金等よりなるヒューズ１１を形成する。
【００３９】ヒューズ１１は、メモリセルアレイ部内の
欠陥救済のために設けられ、欠陥セルが検出された時に
ヒューズ１１を切断することで欠陥セルに対応するアド
レスを冗長セルに割り当てる。
欠陥救済のために設けられ、欠陥セルが検出された時に
ヒューズ１１を切断することで欠陥セルに対応するアド
レスを冗長セルに割り当てる。
【００４０】なお、メモリセルアレイ部における半導体
基板１２上には、多数のメモリセル（図示せず）が形成
され、該メモリセルは層間絶縁膜１３に覆われる。メモ
リセルアレイ部に隣接してメモリセルの動作制御を行う
周辺回路が形成される周辺回路部を設け、上記ヒューズ
部は周辺回路部に設けられる。
基板１２上には、多数のメモリセル（図示せず）が形成
され、該メモリセルは層間絶縁膜１３に覆われる。メモ
リセルアレイ部に隣接してメモリセルの動作制御を行う
周辺回路が形成される周辺回路部を設け、上記ヒューズ
部は周辺回路部に設けられる。
【００４１】次に、ＣＶＤ(Chemical Vapor Depositio
n)法等により第１メタル配線１とヒューズ１１とを覆う
ように保護膜１０を堆積する。保護膜１０としては、１
５０ｎｍ〜３００ｎｍ程度の厚みの窒化膜を用いるのが
好ましい。
n)法等により第１メタル配線１とヒューズ１１とを覆う
ように保護膜１０を堆積する。保護膜１０としては、１
５０ｎｍ〜３００ｎｍ程度の厚みの窒化膜を用いるのが
好ましい。
【００４２】その後、保護膜１０を覆うように酸化膜
（ＳｉＯ2）等の絶縁膜を堆積する。このとき、第１メ
タル配線１間や第１メタル配線１とヒューズ１１間に埋
め込むように絶縁膜を堆積し、この堆積後にＣＭＰで絶
縁膜を平坦化し、再度酸化膜（ＳｉＯ2）等の絶縁膜を
堆積する。それにより、厚い絶縁膜２を形成することが
できる。
（ＳｉＯ2）等の絶縁膜を堆積する。このとき、第１メ
タル配線１間や第１メタル配線１とヒューズ１１間に埋
め込むように絶縁膜を堆積し、この堆積後にＣＭＰで絶
縁膜を平坦化し、再度酸化膜（ＳｉＯ2）等の絶縁膜を
堆積する。それにより、厚い絶縁膜２を形成することが
できる。
【００４３】フォトレジストマスクを用いて絶縁膜２を
選択的にエッチングし、第１メタル配線１上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
選択的にエッチングし、第１メタル配線１上にコンタク
トホールを形成し、該コンタクトホール内に導電層を埋
め込む。
【００４４】次に、上記と同様のメタル膜を堆積し、フ
ォトレジストマスクを用いてＲＩＥ法等のドライエッチ
ングを行い、このメタル膜をパターニングする。それに
より、メモリセルアレイ部に第２メタル配線３を形成す
る。このとき、ヒューズ１１上にはメタル膜を残余させ
ない。
ォトレジストマスクを用いてＲＩＥ法等のドライエッチ
ングを行い、このメタル膜をパターニングする。それに
より、メモリセルアレイ部に第２メタル配線３を形成す
る。このとき、ヒューズ１１上にはメタル膜を残余させ
ない。
【００４５】次に、絶縁膜２上にフォトレジスト６を塗
布し、ヒューズ部上に位置するフォトレジスト６に開口
を設ける。このフォトレジスト６をマスクとして絶縁膜
２にドライエッチングを施す。それにより、図１に示す
ように、ヒューズ１１上の保護膜１０を露出させる。こ
のとき、窒化膜に対する選択性の高い条件で絶縁膜２の
エッチングを行い、保護膜１０で該エッチングをストッ
プさせる。
布し、ヒューズ部上に位置するフォトレジスト６に開口
を設ける。このフォトレジスト６をマスクとして絶縁膜
２にドライエッチングを施す。それにより、図１に示す
ように、ヒューズ１１上の保護膜１０を露出させる。こ
のとき、窒化膜に対する選択性の高い条件で絶縁膜２の
エッチングを行い、保護膜１０で該エッチングをストッ
プさせる。
【００４６】次に、フォトレジスト６を除去し、図２に
示すように、第２メタル配線３とヒューズ部上における
保護膜１０を覆うようにＣＶＤ法等で第１パッシベーシ
ョン膜７を堆積する。第１パッシベーション膜７として
は、１５０ｎｍ〜３００ｎｍ程度の厚みの酸化膜を用い
るのが好ましい。
示すように、第２メタル配線３とヒューズ部上における
保護膜１０を覆うようにＣＶＤ法等で第１パッシベーシ
ョン膜７を堆積する。第１パッシベーション膜７として
は、１５０ｎｍ〜３００ｎｍ程度の厚みの酸化膜を用い
るのが好ましい。
【００４７】第１パッシベーション膜７は上記のように
膜の堆積により形成され、平坦化処理を施さない。よっ
て、第１パッシベーション膜７の厚みのばらつきは、前
述の絶縁膜２よりも厚みのばらつきが小さい。
膜の堆積により形成され、平坦化処理を施さない。よっ
て、第１パッシベーション膜７の厚みのばらつきは、前
述の絶縁膜２よりも厚みのばらつきが小さい。
【００４８】また、第１パッシベーション膜７は、開口
２ａ内に延在するので、ヒューズ１１上に位置する表面
に凹部が形成される。該凹部の開口径は、ヒューズ１１
の幅よりも大きくなっている。
２ａ内に延在するので、ヒューズ１１上に位置する表面
に凹部が形成される。該凹部の開口径は、ヒューズ１１
の幅よりも大きくなっている。
【００４９】次に、第１パッシベーション膜７上に、Ｃ
ＶＤ法等で第２パッシベーション膜１４を堆積する。第
２パッシベーション膜１４としては、５００ｎｍ〜８０
０ｎｍ程度の厚みの耐湿性に優れた窒化膜（ＳｉＮ等）
を用いるのが好ましい。
ＶＤ法等で第２パッシベーション膜１４を堆積する。第
２パッシベーション膜１４としては、５００ｎｍ〜８０
０ｎｍ程度の厚みの耐湿性に優れた窒化膜（ＳｉＮ等）
を用いるのが好ましい。
【００５０】次に、図３に示すように、第２パッシベー
ション膜１４上に半導体装置を保護するための感光性ポ
リイミド膜５を塗布し、該ポリイミド膜５をパターニン
グしてヒューズ部上に開口５ａを形成し、ＲＩＥ法等の
ドライエッチングによりヒューズ１１上の第２パッシベ
ーション膜１４をエッチングする。
ション膜１４上に半導体装置を保護するための感光性ポ
リイミド膜５を塗布し、該ポリイミド膜５をパターニン
グしてヒューズ部上に開口５ａを形成し、ＲＩＥ法等の
ドライエッチングによりヒューズ１１上の第２パッシベ
ーション膜１４をエッチングする。
【００５１】それにより、第１パッシベーション膜７に
達する開口１４ａを形成する。このとき、ヒューズ１１
上に位置する第１パッシベーション膜７の表面が露出す
るとともに、開口１４ａ内に位置する第１パッシベーシ
ョン膜７表面の凹部側壁上にサイドウォール絶縁膜８を
形成する。このサイドウォール絶縁膜８は、ヒューズ１
１を取り囲むように形成される。
達する開口１４ａを形成する。このとき、ヒューズ１１
上に位置する第１パッシベーション膜７の表面が露出す
るとともに、開口１４ａ内に位置する第１パッシベーシ
ョン膜７表面の凹部側壁上にサイドウォール絶縁膜８を
形成する。このサイドウォール絶縁膜８は、ヒューズ１
１を取り囲むように形成される。
【００５２】上記のようにヒューズ１１上に開口１４ａ
を形成することにより、ヒューズ１１を覆うのは第１パ
ッシベーション膜７のみとなる。したがって、第１パッ
シベーション膜７がヒューズブロー時に破裂することと
なる。
を形成することにより、ヒューズ１１を覆うのは第１パ
ッシベーション膜７のみとなる。したがって、第１パッ
シベーション膜７がヒューズブロー時に破裂することと
なる。
【００５３】上述のようにパッシベーション膜を熱応力
の異なる複数の膜（例えば酸化膜と窒化膜）の積層構造
で構成することにより、熱応力の小さい膜を応力緩衝膜
として機能させることができる。それにより、熱を加え
た場合に生じるパッシベーション膜によるストレスを緩
和することができ、第１メタル配線１やヒューズ１１の
欠損等を阻止することができる。
の異なる複数の膜（例えば酸化膜と窒化膜）の積層構造
で構成することにより、熱応力の小さい膜を応力緩衝膜
として機能させることができる。それにより、熱を加え
た場合に生じるパッシベーション膜によるストレスを緩
和することができ、第１メタル配線１やヒューズ１１の
欠損等を阻止することができる。
【００５４】また、パッシベーション膜を多層化するこ
とにより、下層パッシベーション膜のみをヒューズ１１
上に延在させることができ、ヒューズ１１上に位置する
絶縁膜の厚みを減じることができる。
とにより、下層パッシベーション膜のみをヒューズ１１
上に延在させることができ、ヒューズ１１上に位置する
絶縁膜の厚みを減じることができる。
【００５５】さらに、ヒューズ１１を覆うように保護膜
１０を形成しているので、保護膜１０をエッチングスト
ッパとして用いて、膜厚が大きくかつ膜厚の均一性も良
好でない絶縁膜２をヒューズ１１上でエッチング除去す
ることができる。そのため、ヒューズ１１上に位置する
絶縁膜は、絶縁膜２と比べると厚みの小さい保護膜１０
と第１パッシベーション膜７との積層膜となる。このこ
とも、ヒューズ１１上に位置する絶縁膜の薄膜化に寄与
し得る。
１０を形成しているので、保護膜１０をエッチングスト
ッパとして用いて、膜厚が大きくかつ膜厚の均一性も良
好でない絶縁膜２をヒューズ１１上でエッチング除去す
ることができる。そのため、ヒューズ１１上に位置する
絶縁膜は、絶縁膜２と比べると厚みの小さい保護膜１０
と第１パッシベーション膜７との積層膜となる。このこ
とも、ヒューズ１１上に位置する絶縁膜の薄膜化に寄与
し得る。
【００５６】また、この保護膜１０と第１パッシベーシ
ョン膜７は、絶縁膜の堆積のみで形成できるので、平坦
化プロセスを経て形成される絶縁膜２よりも膜厚の均一
性に優れている。したがって、ヒューズ１１上に位置す
る絶縁膜の膜厚の均一性を向上することができ、安定し
たヒューズブローを行える。
ョン膜７は、絶縁膜の堆積のみで形成できるので、平坦
化プロセスを経て形成される絶縁膜２よりも膜厚の均一
性に優れている。したがって、ヒューズ１１上に位置す
る絶縁膜の膜厚の均一性を向上することができ、安定し
たヒューズブローを行える。
【００５７】さらに、ヒューズ１１上に位置する凹部の
側壁上にサイドウォール絶縁膜８を形成することによ
り、ヒューズブロー時に、ヒューズ１１の周囲に位置す
る第１パッシベーション膜７や絶縁膜２を保護すること
ができる。それにより、ヒューズブロー後の半導体装置
の信頼性を向上することができる。 （実施の形態２）次に、本発明の実施の形態２について
説明する。
側壁上にサイドウォール絶縁膜８を形成することによ
り、ヒューズブロー時に、ヒューズ１１の周囲に位置す
る第１パッシベーション膜７や絶縁膜２を保護すること
ができる。それにより、ヒューズブロー後の半導体装置
の信頼性を向上することができる。 （実施の形態２）次に、本発明の実施の形態２について
説明する。
【００５８】上述の実施の形態１では、パッシベーショ
ン膜を２層化したが、パッシベーション膜を３層以上の
多層膜で構成してもよい。それにより、実施の形態１と
同様の効果を期待できる。
ン膜を２層化したが、パッシベーション膜を３層以上の
多層膜で構成してもよい。それにより、実施の形態１と
同様の効果を期待できる。
【００５９】なお、この実施の形態２の場合にも、パッ
シベーション膜の１層目は、酸化膜で構成することが好
ましい。 （実施の形態３）次に、本発明の実施の形態３につい
て、図４および図５を用いて説明する。図４は本実施の
形態における半導体装置の特徴的な製造工程を示す断面
図であり、図５は本実施の形態における半導体装置の断
面図である。
シベーション膜の１層目は、酸化膜で構成することが好
ましい。 （実施の形態３）次に、本発明の実施の形態３につい
て、図４および図５を用いて説明する。図４は本実施の
形態における半導体装置の特徴的な製造工程を示す断面
図であり、図５は本実施の形態における半導体装置の断
面図である。
【００６０】図４に示すように、半導体基板１２上に層
間絶縁膜１３を介して実施の形態１と同様のメタル膜を
堆積し、実施の形態１と同様の手法で該メタル膜をパタ
ーニングする。それにより、メモリセルアレイ部に第１
メタル配線１を形成し、ヒューズ部にパッド１ａを形成
する。
間絶縁膜１３を介して実施の形態１と同様のメタル膜を
堆積し、実施の形態１と同様の手法で該メタル膜をパタ
ーニングする。それにより、メモリセルアレイ部に第１
メタル配線１を形成し、ヒューズ部にパッド１ａを形成
する。
【００６１】次に、実施の形態１と同様の手法で絶縁膜
２を堆積する。そして、メモリセルアレイ部のみならず
ヒューズ部にも、上下のメタル膜間を接続するコンタク
ト部を形成する。具体的には、メモリセルアレイ部内に
位置する絶縁膜２にコンタクトホールを形成するととも
にヒューズ部内に位置する絶縁膜２にコンタクトホール
を形成し、これらのコンタクトホール内に導電膜を埋め
込む。
２を堆積する。そして、メモリセルアレイ部のみならず
ヒューズ部にも、上下のメタル膜間を接続するコンタク
ト部を形成する。具体的には、メモリセルアレイ部内に
位置する絶縁膜２にコンタクトホールを形成するととも
にヒューズ部内に位置する絶縁膜２にコンタクトホール
を形成し、これらのコンタクトホール内に導電膜を埋め
込む。
【００６２】その後、上記コンタクト部上に実施の形態
１と同様のメタル膜を堆積し、該メタル膜をパターニン
グすることにより、メモリセルアレイ部内に第２メタル
配線３を形成し、ヒューズ部内にヒューズ３ａを形成す
る。
１と同様のメタル膜を堆積し、該メタル膜をパターニン
グすることにより、メモリセルアレイ部内に第２メタル
配線３を形成し、ヒューズ部内にヒューズ３ａを形成す
る。
【００６３】次に、第２メタル配線３とヒューズ３ａを
覆うように、実施の形態１と同様の手法で、第１と第２
パッシベーション膜７，１４を形成し、図５に示すよう
に、これらを覆うようにポリイミド膜５を形成する。
覆うように、実施の形態１と同様の手法で、第１と第２
パッシベーション膜７，１４を形成し、図５に示すよう
に、これらを覆うようにポリイミド膜５を形成する。
【００６４】このポリイミド膜５を所定形状にパターニ
ングしてヒューズ部上に開口５ａを形成し、ＲＩＥ法等
のドライエッチングにより第２パッシベーション膜１４
をエッチングし、開口１４ａを形成する。このとき、ヒ
ューズ３ａを覆う第１パッシベーション膜７の側壁上に
サイドウォール絶縁膜９が形成される。このサイドウォ
ール絶縁膜９は、ヒューズ３ａを取り囲むように形成さ
れる。
ングしてヒューズ部上に開口５ａを形成し、ＲＩＥ法等
のドライエッチングにより第２パッシベーション膜１４
をエッチングし、開口１４ａを形成する。このとき、ヒ
ューズ３ａを覆う第１パッシベーション膜７の側壁上に
サイドウォール絶縁膜９が形成される。このサイドウォ
ール絶縁膜９は、ヒューズ３ａを取り囲むように形成さ
れる。
【００６５】本実施の形態３の場合にも、実施の形態１
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。また、ヒューズ３ａ上に下層の
パッシベーション膜７のみが延在しているので、ヒュー
ズ１１上に位置する絶縁膜の厚みを減じることができ
る。
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。また、ヒューズ３ａ上に下層の
パッシベーション膜７のみが延在しているので、ヒュー
ズ１１上に位置する絶縁膜の厚みを減じることができ
る。
【００６６】さらに、第１パッシベーション膜７は堆積
のみで形成できるので、従来例よりもヒューズ３ａ上に
位置する絶縁膜の膜厚の均一性を向上することができ、
安定したヒューズブローを行える。
のみで形成できるので、従来例よりもヒューズ３ａ上に
位置する絶縁膜の膜厚の均一性を向上することができ、
安定したヒューズブローを行える。
【００６７】さらに、ヒューズ３ａを覆う第１パッシベ
ーション膜７の側壁上にサイドウォール絶縁膜９を形成
することにより、ヒューズブロー時に、ヒューズ３ａの
周囲に位置する第１パッシベーション膜７や絶縁膜２を
保護することができる。それにより、ヒューズブロー後
の半導体装置の信頼性を向上することができる。 （実施の形態４）次に、本発明の実施の形態４につい
て、図６を用いて説明する。図６は、本実施の形態にお
ける半導体装置の断面図である。
ーション膜７の側壁上にサイドウォール絶縁膜９を形成
することにより、ヒューズブロー時に、ヒューズ３ａの
周囲に位置する第１パッシベーション膜７や絶縁膜２を
保護することができる。それにより、ヒューズブロー後
の半導体装置の信頼性を向上することができる。 （実施の形態４）次に、本発明の実施の形態４につい
て、図６を用いて説明する。図６は、本実施の形態にお
ける半導体装置の断面図である。
【００６８】図６に示すように、実施の形態３と同様の
手法で第２パッシベーション膜１４までを形成し、第２
パッシベーション膜１４を覆うようにポリイミド膜５を
形成する。そして、ヒューズ部上に位置するポリイミド
膜５に開口５ａを形成する。このとき、第２パッシベー
ション膜１４をエッチングせず、そのままヒューズ３ａ
上に残しておく。
手法で第２パッシベーション膜１４までを形成し、第２
パッシベーション膜１４を覆うようにポリイミド膜５を
形成する。そして、ヒューズ部上に位置するポリイミド
膜５に開口５ａを形成する。このとき、第２パッシベー
ション膜１４をエッチングせず、そのままヒューズ３ａ
上に残しておく。
【００６９】つまり、本実施の形態では、第１と第２パ
ッシベーション膜７，１４を、ともにヒューズ３ａ上に
延在させる。
ッシベーション膜７，１４を、ともにヒューズ３ａ上に
延在させる。
【００７０】本実施の形態４の場合にも、実施の形態１
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。
の場合と同様に、パッシベーション膜によるストレスを
緩和することができる。
【００７１】また、第１と第２パッシベーション膜７，
１４の厚みは絶縁膜２の厚みよりも小さいので、ヒュー
ズ１１上に位置する絶縁膜の厚みを従来例よりも減じる
ことができる。
１４の厚みは絶縁膜２の厚みよりも小さいので、ヒュー
ズ１１上に位置する絶縁膜の厚みを従来例よりも減じる
ことができる。
【００７２】さらに、第１と第２パッシベーション膜７
は絶縁膜の堆積のみで形成できるので、従来例よりもヒ
ューズ３ａ上に位置する絶縁膜の膜厚の均一性を向上す
ることができ、安定したヒューズブローを行える。
は絶縁膜の堆積のみで形成できるので、従来例よりもヒ
ューズ３ａ上に位置する絶縁膜の膜厚の均一性を向上す
ることができ、安定したヒューズブローを行える。
【００７３】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【００７４】
【発明の効果】本発明によれば、ヒューズ上に位置する
絶縁膜の厚みを小さくかつ均一にすることができるの
で、安定したヒューズブローを行うことができる。ま
た、パッシベーション膜を多層膜で構成することにより
メタル配線やヒューズに対するパッシベーション膜によ
るストレスを緩和することができるので、該ストレスに
起因するメタル配線の欠損や位置ずれ等を抑制すること
ができる。それにより、半導体装置の信頼性を向上する
ことができる。
絶縁膜の厚みを小さくかつ均一にすることができるの
で、安定したヒューズブローを行うことができる。ま
た、パッシベーション膜を多層膜で構成することにより
メタル配線やヒューズに対するパッシベーション膜によ
るストレスを緩和することができるので、該ストレスに
起因するメタル配線の欠損や位置ずれ等を抑制すること
ができる。それにより、半導体装置の信頼性を向上する
ことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
製造工程の第１工程を示す断面図である。
製造工程の第１工程を示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造工程の第２工程を示す断面図である。
製造工程の第２工程を示す断面図である。
【図３】 本発明の実施の形態１における半導体装置の
断面図である。
断面図である。
【図４】 本発明の実施の形態３における半導体装置の
特徴的な製造工程を示す断面図である。
特徴的な製造工程を示す断面図である。
【図５】 本発明の実施の形態３における半導体装置の
断面図である。
断面図である。
【図６】 本発明の実施の形態４における半導体装置の
断面図である。
断面図である。
【図７】 従来の半導体装置の製造工程の第１工程を示
す断面図である。
す断面図である。
【図８】 従来の半導体装置の製造工程の第２工程を示
す断面図である。
す断面図である。
【図９】 従来の半導体装置の断面図である。
１ 第１メタル配線、１ａ パッド、２ 絶縁膜、２
ａ，５ａ，１４ａ 開口、３ 第２メタル配線、３ａ，
１１ ヒューズ、４ パッシベーション膜、５ポリイミ
ド膜、６ フォトレジスト、７ 第１パッシベーション
膜、８，９ サイドウォール絶縁膜、１０ 保護膜、１
２ 半導体基板、１３ 層間絶縁膜、１４ 第２パッシ
ベーション膜。
ａ，５ａ，１４ａ 開口、３ 第２メタル配線、３ａ，
１１ ヒューズ、４ パッシベーション膜、５ポリイミ
ド膜、６ フォトレジスト、７ 第１パッシベーション
膜、８，９ サイドウォール絶縁膜、１０ 保護膜、１
２ 半導体基板、１３ 層間絶縁膜、１４ 第２パッシ
ベーション膜。
─────────────────────────────────────────────────────
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(72)発明者 長谷 浩行
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
Ｆターム(参考） 5F033 HH09 QQ09 QQ13 QQ25 QQ37
RR04 RR06 RR22 SS11 SS21
TT02 TT04 TT06 VV11 WW02
XX19 XX36
5F064 BB14 BB35 DD48 EE22 EE27
EE56 FF27 FF32 GG03
Claims (14)
- 【請求項１】 半導体基板上に第１絶縁膜を介して形成
された第１メタル配線と、 前記第１絶縁膜上に前記第１メタル配線と間隔をあけて
形成されたヒューズと、 前記第１メタル配線を覆い前記ヒューズ上に第１開口を
有する第２絶縁膜と、 前記第２絶縁膜上に形成された第２メタル配線と前記第
２メタル配線と前記ヒューズとを覆う第１パッシベーシ
ョン膜と、 前記第１パッシベーション膜上に形成され、前記第１パ
ッシベーション膜と異なる材質からなり、前記ヒューズ
上に第２開口を有する第２パッシベーション膜と、を備
えた、半導体装置。 - 【請求項２】 前記半導体装置は、メモリセルが形成さ
れるメモリセルアレイ部と、前記ヒューズが形成される
ヒューズ部とを備え、 前記第１と第２メタル配線は、前記メモリセルアレイ部
に形成される、請求項１に記載の半導体装置。 - 【請求項３】 前記第１パッシベーション膜は、１５０
ｎｍ以上３００ｎｍ以下の膜厚の酸化膜を含み、 前記第２パッシベーション膜は、５００ｎｍ以上８００
ｎｍ以下の膜厚の窒化膜を含む、請求項１または請求項
２に記載の半導体装置。 - 【請求項４】 前記ヒューズと前記第１メタル配線とを
覆う保護膜を備え、 前記保護膜を覆うように前記第１パッシベーション膜を
形成した、請求項１から請求項３のいずれかに記載の半
導体装置。 - 【請求項５】 前記第２絶縁膜は酸化膜を含み、 前記保護膜は、１５０ｎｍ以上３００ｎｍ以下の膜厚の
窒化膜を含む、請求項４に記載の半導体装置。 - 【請求項６】 前記第１パッシベーション膜は、前記第
１開口内に延在し、前記ヒューズ上に凹部を有し、 前記凹部の側壁上に、サイドウォール絶縁膜を形成し
た、請求項１から請求項５のいずれかに記載の半導体装
置。 - 【請求項７】 半導体基板上に第１絶縁膜を介して形成
された第１メタル配線と、 前記第１絶縁膜上に前記第１メタル配線と間隔をあけて
形成されたメタルパッド層と、 前記第１メタル配線と前記メタルパッド層とを覆う第２
絶縁膜と、 前記第２絶縁膜上に形成された第２メタル配線と、 前記第２絶縁膜上に前記第２メタル配線と間隔をあけて
形成されたヒューズと、 前記第２メタル配線と前記ヒューズとを覆う第１パッシ
ベーション膜と、 前記第１パッシベーション膜上に形成され、前記第１パ
ッシベーション膜と異なる材質からなり、前記ヒューズ
上に開口を有する第２パッシベーション膜と、を備え
た、半導体装置。 - 【請求項８】 前記半導体装置は、メモリセルが形成さ
れるメモリセルアレイ部と、前記ヒューズが形成される
ヒューズ部とを備え、 前記第１と第２メタル配線は、前記メモリセルアレイ部
内に形成され、 前記メタルパッド層は、前記ヒューズ部内に形成され
る、請求項７に記載の半導体装置。 - 【請求項９】 前記第１パッシベーション膜は、１５０
ｎｍ以上３００ｎｍ以下の膜厚の酸化膜を含み、 前記第２パッシベーション膜は、５００ｎｍ以上８００
ｎｍ以下の膜厚の窒化膜を含む、請求項７または請求項
８に記載の半導体装置。 - 【請求項１０】 前記第１パッシベーション膜において
前記ヒューズの側壁を覆う部分上に、サイドウォール絶
縁膜を形成した、請求項７から請求項９のいずれかに記
載の半導体装置。 - 【請求項１１】 半導体基板上に第１絶縁膜を介して形
成された第１メタル配線と、 前記第１絶縁膜上に前記第１メタル配線と間隔をあけて
形成されたメタルパッド層と、 前記第１メタル配線と前記メタルパッド層とを覆う第２
絶縁膜と、 前記第２絶縁膜上に形成された第２メタル配線と、 前記第２絶縁膜上に前記第２メタル配線と間隔をあけて
形成されたヒューズと、 前記第２メタル配線と前記ヒューズとを覆う第１パッシ
ベーション膜と、 前記第２メタル配線と前記ヒューズとを覆うように前記
第１パッシベーション膜上に形成され、前記第１パッシ
ベーション膜と異なる材質からなる第２パッシベーショ
ン膜と、を備えた、半導体装置。 - 【請求項１２】 半導体基板上に第１絶縁膜を介してメ
タル膜を形成する工程と、 前記メタル膜をパターニングすることにより、第１メタ
ル配線とヒューズとを形成する工程と、 前記第１メタル配線と前記ヒューズとを覆うように第２
絶縁膜を形成する工程と、 前記ヒューズ上に位置する前記第２絶縁膜をエッチング
することにより、第１開口を形成する工程と、 前記第２絶縁膜上に第２メタル配線を形成する工程と、 前記第２メタル配線と前記ヒューズとを覆うように第１
パッシベーション膜を形成する工程と、 前記第１パッシベーション膜上に、前記第１パッシベー
ション膜と材質の異なる第２パッシベーション膜を形成
する工程と、 前記ヒューズ上に位置する前記第２パッシベーション膜
をエッチングすることにより、前記第１パッシベーショ
ン膜に達する第２開口を形成する工程と、を備えた半導
体装置の製造方法。 - 【請求項１３】 前記第２絶縁膜を形成する工程は、 前記第１メタル配線と前記ヒューズとを覆うように前記
第２絶縁膜と異なる材質の保護膜を形成する工程と、 前記保護膜上に前記第２絶縁膜を形成する工程とを含
み、 前記第１開口を形成する工程は、前記保護膜上で前記第
２絶縁膜のエッチングをストップさせる工程を含む、請
求項１２に記載の半導体装置の製造方法。 - 【請求項１４】 半導体基板上に第１絶縁膜を介して第
１メタル膜を形成する工程と、 前記第１メタル膜をパターニングすることにより、第１
メタル配線とメタルパッド層とを形成する工程と、 前記第１メタル配線と前記メタルパッド層とを覆うよう
に第２絶縁膜を形成する工程と、 前記第２絶縁膜上に第２メタル膜を形成する工程と、 前記第２メタル膜をパターニングすることにより、第２
メタル配線とヒューズとを形成する工程と、 前記第２メタル配線と前記ヒューズとを覆うように第１
パッシベーション膜を形成する工程と、 前記第１パッシベーション膜上に、前記第１パッシベー
ション膜と材質の異なる第２パッシベーション膜を形成
する工程と、 前記ヒューズ上に位置する前記第２パッシベーション膜
をエッチングすることにより、前記第１パッシベーショ
ン膜に達する開口を形成する工程と、を備えた半導体装
置の製造方法。
Priority Applications (4)
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| JP2001240264A JP2003060036A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置およびその製造方法 |
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ID=19070905
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|---|---|---|---|
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| JP2006073891A (ja) * | 2004-09-03 | 2006-03-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
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| US8592941B2 (en) | 2010-07-19 | 2013-11-26 | International Business Machines Corporation | Fuse structure having crack stop void, method for forming and programming same, and design structure |
| KR102002826B1 (ko) | 2012-12-04 | 2019-07-23 | 삼성전자 주식회사 | 저장 장치, 플래시 메모리 및 저장 장치의 동작 방법 |
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-
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-
2002
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- 2002-05-28 TW TW091111277A patent/TW560002B/zh not_active IP Right Cessation
- 2002-06-07 KR KR10-2002-0031829A patent/KR100491232B1/ko not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |