KR100225715B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

퓨즈층(1)을 피복하도록 층간절연층(2)가 형성되고, 퓨즈층(1) 바로위에 위치하는 층간절연층(2)의 표면에는 오목부(2a)가 형성되고, 패시베이션층으로 되는 질화물층(4)는 오목부(2a)의 측벽상에 연장한다. 이렇게 하는 것에 의해서, 내습성을 향성시키고 레이저에 의한 퓨즈블로우가 용이하게 되고 또한 퓨즈주변의 설계기준의 개선도 가능하게 된다는 효과가 얻어진다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 용장회로에 접속되는 퓨즈를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
종래부터 반도체장치의 결함구제를 위해 마련되는 용장회로는 알려져 있다. 그리고, 일반적으로 이 용장회로와 함께 퓨즈가 형성되고, 이 퓨즈를 적절하게 절단하는 것에 의해서 결함회로를 용장회로로 전환한다. 도13에는 용장회로를 갖는 DRAM(Dynamic Random Access Memory)의 1예의 개략적인 구성이 도시되어 있다. 도13을 참조하면, 메모리셀 어레이(20)에는 각 로우디코더(21)에서 워드드라이버(22)를 개재해서 여러개의 워드선WL이 행방향으로 연장하고 있다. 또, 각 컬럼디코더(23)에서 여러개의 비트선BL이 열방향으로 연장하고 있다. 이들 워드선WL과 비트선BL이 서로 교차하도록 배치되어 있다. 그리고, 그 교차점에는 메모리셀 MC가 마련되어 있다.
상기의 워드선WL의 외측에는 예비 디코더(24)에서 예비 워드 드라이버(25)를 거쳐서 예비 워드선SWL이 행방향으로 연장하고 있다. 또, 예비 워드선SWL과 각 비트선BL의 교차점에는 예비 메모리셀SMC가 마련되어 있다.
이 예비 워드선SWL, 예비 디코더(24) 및 예비 워드 드라이브(25)가 소위 용장회로를 구성하고 있다. 그리고, 예비 디코더(24)에는 불량어드레스 비교회로(26)이 접속되고, 이 불량어드레스 비교회로(26)내에 퓨즈가 형성된다. 또, 불량어드레스 비교회로(26)에는 도 13에 도시되는 바와 같이 로우어드레스가 입력된다.
상기와 같은 구성을 갖는 DRAM의 퓨즈부분 및 그 근방과 본딩패드부분과 그 근방이 도 14에 도시되어 있다. 도14를 참조하면, 기판(도시하지 않음)상에 형성된 층간절연층(2)내에 퓨즈층(1)이 형성되어 있다. 층간절연층(2)의 표면상에는 금속배선층(3), (3)과 본딩패드층(3a)가 형성된다. 본딩패드층(3a)는 외부기기와 상기 기판상에 형성된 회로소자를 전기적으로 접속하기 위한 외부접속전극으로서의 기능을 갖는다. 금속배선층(3)과 본딩패드층(3a)를 피복하도록, 패시베이션층으로서 기능하는 질화물층(4)가 형성된다. 이 질화물층(4)에는 퓨즈층(1)바로위에 위치하는 부분에 개구(4a)가 마련되고, 본당패드층(3a)상에 위치하는 부분에 개구(4b)가 마련되어 있다.
다음에, 상기와 같은 퓨즈층(1)을 녹여절단하는 방법과 그 처리가 실행되는 시기에 대해서 설명한다. 종래예는 웨이퍼프로세스종료전에 라인내에서 반도체장치(칩)을 구제하기 위한 테스트가 실행되고, 결함이 있는 장소에 대응하는 퓨즈층(1)을 레이저에 의해 블로우(blouwing)해서 구제(Laser Triming : LT)하고, 그 후 패시 베이션층을 형성해서 웨이퍼프로세스가 종료하고 있었다. 그리고, 웨이퍼상태에서 거친(rough) 테스트(Water Test : WT)를 실행하고, 테스트하는 칩수를 어느 정도 스크리닝(screening)한다. 그 후, 본격적인 테스트(Final Test : FT)를 실행하여 출하하는 수속이 취해지고 있었다.
그러나, 최근에는 상기 LT처리와 WT처리를 동시에 실행하는 것에 의해 테스트신간의 단축을 도모하고 있다. 이 경우에는 퓨즈층(1)상의 패시베이션층을 선택적으로 제거하고, 라인밖에서 칩을 구제하기 위한 테스트가 실행된다. 즉, 도 14에 도시되는 상태에서 구제를 위한 테스트가 실행된다. 그리고, 결합이 있는 장소에 대응하는 퓨즈층(1)을 레이저에 의해 블로우한다.
도 14에서는 화살표5에 따라서 레이저가 조사되고, 소정의 퓨즈층(1)이 블로우되게 된다. 이와 같이, 레이저에 의해 퓨즈를 블로우할 때에는 퓨즈층(1)상에 위치하는 층간절연층(2)의 두께d의 크기가 문제로 되게 된다. 즉, 두께d의 크기가 큰 경우에는 레이저에 의한 퓨즈블로우(blowing fuse)가 곤란하게 된다. 그 때문에, 퓨즈주위의 층의 폭W르 크게 할 필요가 생겨 고집적화에 불리하게 되어 버린다.
이와 같은 문제를 회피하기 위해서, 도 15에 도시된느 바와 같은 방법이 제안되어 있다. 즉, 퓨즈층(1)바로위에 위치하는 층간절연층(2)의 표면에 오목부(2a)를 형성하는 것에 의해서, 퓨즈층(10상에 위치하는 층간절연층(2)의 두께d를 작에 한다. 그것에 의해, 레이저에 의한 퓨즈블로우를 용이하게 실행할 수 있다. 이와 같이 해서, 퓨즈를 블로우한 후 또 거친 테스트를 실행하고, 상기의 FT처리전의 대략적인 스크리닝을 실행하게 된다.
그러나, 도15에 도시되는 개량예에 있어서도 다음에 설명하는 바와 같은 문제점이 있었다. 도 15에 도시되는 바와 같이 퓨즈층(1) 바로위에 위치하는 질화물층(4)가 선택적으로 제거되는 것에 의해,질화물층(4)와 층간절연층(2)의 계면(6)이 노출해 버린다. 그리고, 이 계면(6)의 연장상에는 예를 들면 Aℓ을 함유한 재질로 이루어지는 금속배선층(3)이 형성된다. 그 때문에, 상기 계면(6)에서 수분이 침입해서 금속배선층(3)이 부식할 가능성이 높아진다. 그 결과, 디바이스의 신뢰성을 저하시키는 문제점이 발생한다. 이 문제점은 도 14에 도시되는 경우에도 마찬가지로 발생할 수 있다.
또, 상기와 같은 내습성에 관한 문제점은 산화물층과 질화물층의 적층구조에 의해서 패시베이션층을 구성한 경우에 본딩패드층(3a) 근방에 있어서도 발생할 수 있는 문제점이다. 보다 구체적으로는 산화물층상에 질화물층을 형성항 2층구조의 패시베이션층을 형성한 경우, 산화물층과 질화물층의 계면이 본딩패드층(3a)상에서 노출하는 경우가 있다. 이 경우에는 이 산화 물층과 질화물층의 계면에서 수분이 침입할 가능성이 높아져 디바이스의 신뢰성을 저하시키는 것이 고려된다.
본 발명은 상기와 같은 내습성에 관한 문제를 해서하기 위해 이루어진 것이다. 본 발명의 하나의 목적은 내습성을 향상시키는 것에 의해 디바이스의 신뢰성을 높이는 것이 가능하게 되는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 디바이스의 신뢰성을 향상시킬 수 있고 또한 레이저 블로우가 용이하게 되고, 회로소자의 고집적화 및 퓨즈주변의 설계기준의 개선도 가능하게 되는 반도체장치 및 그 제조방법을 제공하는 것이다.
제1도는 본 발명의 실시예1에 있어서의 반도체장치를 도시한 단면도,
제2도는 제1도에 도시되는 반도체장치에 있어서 레이저에 의한 퓨즈블로우를 실행한 후의 상태를 도시한 단면도,
제3∼5도는 제1도에 도시되는 반도체장치의 제조공정의 특징적인 제1∼제3공정을 도시한 단면도,
제6도는 본 발명의 실시예2에 있어서의 반도체장치를 도시한 단면도,
제7∼10도은 제6도에 도시되는 반도체장치의 제조공정의 특징적인 제1∼제4공정을 도시한 단면도,
제11도는 본 발명의 실시예3에 있어서의 반도체장치를 도시한 단면도,
제12도는 제11도에 도시되는 반도체장치의 특징적인 제조공정을 도시한 단면도,
제13도는 종래의 용장회로를 포함하는 DRAM의 개략적인 구성을 도시한 블록도,
제14도는 종래의 반도체장치의 단면도,
제15도는 제14도에 도시되는 반도체장치의 개량예에 있어서의 반도체장치를 도시한 단면도,
* 도면의 주요부분에 대한 부호의 설명
1 : 퓨즈층 2 : 층간절연층
2a : 오목부 3 : 금속배선층
3a : 본딩패드층 4 : 질화물층
4a, 4b, 8, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, : 개구
6 : 계면 7a, 7b, 7c, 7d, 7e : 마스크층
9 : 산화물층
본 발명에 관한 반도체장치는 하나의 국면에서는 용장회로, 이 용장회로에 접속되는 퓨즈층, 층간절연층 및 패시베이션층을 구비한다. 층간절연층은 퓨즈층을 피복하도록 형성되고, 이 퓨즈층 바로위에 위치하는 표면에 퓨즈층의 평면폭 이상의 크기의 제1개구폭을 갖는 오목부가 마련된다. 패이베이션층은 층간절연층을 피복하도록 형성되고, 상기 퓨즈층 바로위에 위치하는 오목부의 바닥면을 노출시키고 제1개구폭보다 작은 제2개구폭을 갖는 제1개구가 마련된다.
상술한 바와 같이, 패시베이션층에는 층간절연층에 마련되는 오목부의 개구폭부다 작은 개구폭의 제1개구가 마련된다. 그것에 의해, 오목부의 측벽상으로 연장하도록 패시베이션층을 형성하는 것이 가능하게 되고, 패시베이션층에 의해서 오목부의 주위에 위치하는 층간절연층의 표면과 패시베이션층의 계면을 피복하는 것이 가능하게 된다. 그것에 의해, 종래예보다 내습성을 향상시키는 것이 가능하게 된다. 또, 오목부에 형성하는 것에 의해 레이저에 의한 퓨즈층의 블로우는 용이한 것으로 된다. 또, 상기와 같이 내습성을 향상시킬 수 있으므로, 퓨즈층의 주위영역의 폭을 확대할 필요가 없어진다. 그것에 의해, 회로소자의 고집적화 및 퓨즈층의 주변의 설계기준의 개선도 실행할 수 있다.
본 발명에 관한 반도체장치는 다른 국면에서는 용장회로, 이 용장회로에 접속되는 퓨즈층, 층간절연층 및 패시베이션층을 구비한다. 층간절연층은 퓨즈층을 피복하도록 형성되고, 이 퓨즈층 바로위에 퓨즈층의 평면폭 이상의 크기의 개구폭을 갖는 오목부가 형성된다. 패시베이션층은 층간절연층을 피복하고, 상기 오목부의 바닥면의 둘레가장자리부에 도달하도록 오목부의 측벽상으로 연장하고, 퓨즈층 바로 위에 위치하는 오목부의 바닥면을 노출시킨다.
상술한 바와 같이, 다른 국면에서는 패시베이션층이 오목부의 바닥면의 둘레가장자리부에 도달하도록 오목부의 측벽상으로 연장하고 있다. 이 경우도, 상기 1개의 국면의 경우와 마찬가지로 종래예보다 내습성을 향상시키는 것이 가능하게 된다. 또, 오목부의 측벽을 피복하고 또한 오목부의 바닥면의 둘레가장자리부에 도달하도록 패시베이션층이 형성되어 있으므로, 퓨즈층을 레이저에 의해서 블로우하는 것에 의해 퓨즈층상의 층간절연층이 비산한 경우라도 오목부의 주위의 층간절연층의 표면과 패시베이션층의 계면이 노출하는 것을 효과적으로 저지할 수 있게 된다. 그것에 의해, 퓨즈블로우후의 신뢰성도 확보할 수 있게 된다.
본 발명에 관한 반도체장치는 또 다른 국면에서는 기판상에 형성된 층간절연층, 본딩패드층, 제1절연층 및 제2절연층을 구비한다. 본딩패드층은 층간절연층의 표면상에 형성된다. 제1절연층은 층간절연층을 피복하고, 상기 본딩패드층의 표면을 노출시키는 제1개구가 마련되고, 제1비유전율을 갖는다. 제2절연층은 제1절연층과 제1개구의 측벽을 피복하고, 본딩패드층의 일부표면을 노출시키는 제2개구가 마련되고, 상기 제1비유전률보다 높은 제2비유전율을 갖는다. 그리고, 상기 제1 및 제2절연층에 의해 패시베이션층이 구성된다.
상술한 바와 같이 또 다른 국면에 있어서의 반도체장치에서는 제1 절연층의 측벽을 피복하도록 제2 절연층이 형성되어 있다. 이 제2 절연층은 예를들면 질화물층 등과 같이 내습성이 우수한 절연층에 의해 구성되는 것이 바람직하며, 이와 같은 성질을 갖는 절연층을 선택하는 것에 의해 본딩패드층 근방의 내습성을 향상시키는 것이 가능하게 된다. 또, 이 국면에서는 패시베이션층의 바닥부가 비유전율의 상태적으로 낮은 제1절연층(예를들면 산화막 등)에 의해 구성된다. 그것에 의해, 비유전율이 비교적 높은 질화물 등으로 이루어지는 제2 절연층에 의해서만 패시베이션층이 구성되는 경우에 비해 배선용량을 저감하는 것이 가능하게 된다.
본 발명에 관한 반도체장치의 제조방법에 의하면, 하나의 국면에서는 먼저 용장회로에 접속되는 퓨즈층을 형성한다. 다음에, 이 퓨즈층을 피복하도록 층간절연층을 형성한다. 그리고, 퓨즈층 바로위에 위치하는 층간절연층의 표면에 퓨즈층의 평면폭 이상의 크기의 제1개구폭을 갖는 오목부를 형성한다. 이 패시베이션층상에 상기 제1개구폭보다 작은 제2개구폭을 갖는 제1개구가 퓨즈층 바로위에 마련된 마스크층을 형성한다. 이 마스크층을 마스크로서 사용해서 패시베이션층을 에칭하는 것에 의해, 이 패시베이션층에 퓨즈층 바로위에 위치하는 오목부의 바닥면을 노출시키는 제2개구를 형성한다.
상술한 바와 같이 본 발명의 하나의 국면에 관한 반도체장치의 제조방법에서는 오목부의 개구폭보다 작은 개구폭을 갖는 개구가 마련된 마스크층을 마스크로서 사용해서 패시베이션층을 에칭하고 있다. 그것에 의해, 퓨즈층 바로위에 위치하는 오목부의 바닥면을 노출시키고 또한 오목부의 측벽을 피복하도록 패시베이션층을 남기는 것이 가능하게 된다. 그것에 의해, 내습성을 향상시는 것이 가능하게 된다. 또, 상기와 같이 오목부의 측벽을 피복하도록 패시베이션층을 남길 수 있으므로, 퓨즈를 레이저에 의해서 블로우할 때에 패시베이션층에 의해서 오목부의 측벽을 보호하는 것이 가능하게 된다. 그것에 의해, 퓨즈층블로우의 반도체장치의 신회성도 향상시킬 수 있게 된다. 또한, 오목부가 퓨즈층 바로위에 마련되어 있으므로, 퓨즈블로우도 용이하게 실행할 수 있다. 그 때문에, 퓨즈층의 주위 영역의 폭을 확대할 필요도 없어 회로소자의 고집적화에도 유리하게 된다.
본 발명의 다른 국면에 있어서도의 반도체장치의 제조방법에서는 먼저 용장회로에 접속되는 퓨즈층을 형성한다. 다음에, 이 퓨즈층을 피복하도록 층간절연층을 형성한다. 상기 퓨즈층과 겹치지 않도록 본딩패드층을 형성한다. 이 본딩패드층과 층간절연층을 피복하도록 제1 비유전율을 갖고 패시베이션층의 일부의 되는 제1절연층을 형성한다. 그리고, 퓨즈층 바로위에 위치하는 제1절연층을 관통하고 제1개구폭을 갖는 제1개구와 본딩패드층의 표면을 선택적으로 노출시키도록 제1절연층을 관통하는 제2개구를 제1절연층에 형성함과 동시에, 제1개구의 측벽으로 이어지는 측벽을 갖고 층간절연층내에 바닥면을 갖는 오목부를 층간절연층의 표면에 형성한다. 그리고, 제1 및 제2개구와 오목부를 피복하도록 제1절연층상에 제1비유전율보다 높은 제2비유전율을 갖고 패시베이션층의 일부로 되는 제2절연층을 형성한다. 이 제2 절연층상에 상기 제1개구폭보다 작은 제2개구폭을 갖는 제3개구가 퓨즈층 바로위에 마련되고, 제2개구상에 제4개구가 마련된 마스크층을 형성한다. 상술한 바와 같이, 다른 국면에 있어서의 반도체장치의 제조방법에서는 제1과 제2개구를 형성한 후에 본딩패드층을 에칭스토퍼로서 사용해서 층간절연층의 표면에 오목부를 형성하는 것이 가능하게 된다. 이 오목부를 형성하는 것에 의해, 레이저에 의한 퓨즈 블로우는 용이하게 된다. 또, 이 오목부의 제 1개구폭보다 작은 제2개구폭을 갖는 제3개구가 퓨즈층 바로위에 마련된 마스크층을 제2 절연층을 에칭하고 있다. 그것에 의해, 오목부의 측벽을 피복하도록 제2 절연층을 남길 수 있게 된다. 그것에 의해, 반도체장치의 내습성을 향상시키는 것이 가능하게 된다. 또, 이 경우도 상기의 하나의 국면의 경우와 마찬가지로 퓨즈블로우후의 반도체장치의 신뢰성을 향상시키는 것이 가능하게 된다.
본 발명이 또 다른 국면에 있어서의 반도체장치의 제조방법에서는 먼저 기판상에 층간절연층을 형성한다. 이 층간절연층의 표면상에 본딩패드층을 형성한다. 이 본딩패드층을 피복하도록 제1비유전율을 갖고 패시베이션층의 일부로 되는 제1절연층을 형성한다. 이 제1절연층을 선택적으로 에칭하는 것에 의해 본딩패드층의 표면을 노출시키고 제1구폭을 갖는 제1개구를 제1절연층에 형성한다. 그리고, 이 제1개구를 피복하도록 제1절연층상에 제1비유전율보다 높은 제2비유전율을 갖고 패시베이션층의 일부로 되는 제2절연층을 형성한다. 이 제2절연층상에 상기 제1개구폭보다 작은 제2개구폭을 갖는 제2개구가 제1개구 바로위에 마련된 마스크층을 형성한다. 이 마스크층을 마스크로서 사용해서 제2절연층을 에칭하는 것에 의해, 본딩패드층의 일부표면을 노출시키는 제3개구를 형성화과 동시에 제2절연층에 의해서 제1개구의 측벽을 피복한다.
상술한 바와 같이, 또 다른 국면에 있어서의 반도체장치의 제조방법에서는 본딩패드층상에 위치하는 제1절연층에 마련된 제1개구의 개구폭보다 작은 개구폭을 갖는 제2개구가 마련된 마스크층을 마스크로서 사용해서 제2절연층을 에칭하고 있다. 그것에 의해, 제1개구가 측벽을 피복하도록 제2절연층을 남길 수 있게 된다. 그것에 의해, 본딩패드층의 근방의 내습성을 향상시킬 수 있게 된다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
이하, 도1∼도12를 사용해서 본 발명의 실시예에 대해서 설명한다.
[실시예1]
먼저, 도1∼도5를 사용해서 본 발명의 실시예1에 대해서 설명한다. 도1은 본 발명의 실시예1에 있어서의 반도체장치를 도시한 단면도이다.
도1을 참조하면, 본 발명에 관한 반도체장치는 퓨즈층(1)이 형성되는 퓨즈부분과 본딩패드층(3a)가 형성되는 본딩패드부분을 구비한다. 퓨즈부분에서는 실리콘산화물 등으로 이루어지는 층간절연층(2)가 도전재료로 이루어지는 퓨즈층(1)을 피복하도록 형성되어 있다. 그리고, 퓨즈층(1)의 평면폭 이상의 크기의 개구폭W1을 갖는 오목부(2a)가 형성되어 있다. 상기 평면폭은 도1에서 화살표 5의 방향에서 보아 퓨즈층(1)의 폭이다. 이와 같이, 오목부(2a)가 형성되는 것에 의해서, 퓨즈층(1)상에 위치하는 층간절연층(2)의 두께d를 저감하는 것이 가능하게 되고 레이저에 의한 퓨즈층(1)의 블로우를 용이하게 실행할 수 있게 된다.
상기 오목부(2a)의 주위에 위치하는 층간절연층(2)의 표면상에는 예를들면 Aℓ을 함류하는 재질로 이루어지는 금속배선층(3)이 형성된다. 그리고, 이 금속배선층(3)을 피복하도록 패시베이션층으로서 기능하는 질화물층(4)가 형성된다. 이 질호물층(4)는 바람직하게는 도1에 도시되는 바와 같이 오목부(2a)의 측벽상으로 연장하도록 형성된다. 그것에 의해, 오목부(2a)의 주위에 위치하는 층간절연층(2)의 표면과 질화물층(4)의 계면(6)을 질화물층(4)에 의해서 피복할 수 있게 된다. 그것에 의해, 이 계면(6)에서 수분이 침입하는 것을 효과적으로 억제할 수 있고, 금속배선층(3)의 부식을 효과적으로 억제할 수 있게 된다. 그 결과, 내습성을 향상시킬 수 있어 디바이스의 신뢰성을 향상시킬 수 있게 된다. 또, 상기와 같이 내습성을 향상시킬 수 있게 되므로, 퓨즈층(1)의 주변영역의 폭W를 넓힐 필요가 없어져 회로 소자의 고집적화 및 퓨즈층 주변의 설계기준의 개선이 가능하게 된다.
상기의 질화물층(4)에는 도1에 도시되는 바와 같이 오목부(2a)의 바닥면을 노출시키는 개구(4a)가 마련되어 있다. 이 개구(4a)의 개구폭W2는 바람직하게는 오목부(2a)의 개구폭W1보다 작은 것이다. 이 때, 개구(4a)는 퓨즈층(1) 바로위에 마련된다.
한편, 본딩패드부분에서는 본딩패드층(3a)바로위에 위치하는 부분에 개구(4b)가 마련되어 있다.
상기와 같은 구조를 갖는 반도체장치에 있어서 퓨즈블로우를 실행하는 경우에는 패시베이션층으서 기능하는 질화물층(4)의 퇴적후에 개구(4a)내에 화살표(5)를 따라서 레이저를 조사한다. 그것에 의해, 도2에 도시되는 바와 같이 퓨즈층(1)과 함께 이 퓨즈층(1)상에 형성된 층가절연층(2)도 블로우된다. 이와 같이 해서, 퓨즈블로우가 실행되게 된다.
또한, 도2는 퓨즈블로우가 실행된 후의 반도체장치의 단면구조를 도시한 것이다. 이 도2에 도시되는 바와 같이 오목부(2a)의 측벽을 피복하도록 질화물층(4)를 형성하는 것에 의해, 퓨즈블로우 후에 계면(6)이 노출하는 것이 효과적으로 억제된다. 그것에 의해, 퓨즈블로우 후의 반도체장치의 신뢰성도 향상시킬 수 있게 된다.
다음에, 도 3∼도5를 사용해서 도1에 도시되는 반도체장치의 제조방법에 대해서 설명한다. 도3∼도5는 도1에 도시되는 반도체장치의 제조공정의 특징적인 제1공정∼제3공정을 도시한 단면도이다.
도3을 참조하면, 기판(도시하지 않음)상에 절연층을 거쳐서 퓨즈층(1)을 형성한다. 층간 절연층(2)은 기판상에 형성된 각종 회로 소자를 피복한다. 그리고, 이 퓨즈층(1)을 피복하도록 층간절연층(2)을 형성한다. 이 층간절연층(2)의 표면상의 소정위치에 금속배선층(3)과 본딩패드층(3a)를 형성한다. 다음에, 퓨즈층(1)바로위에 위치하는 층간절연층(2)의 표면을 노출시키는 개구(8)을 대는 마스크(7a)를 형성한다. 이 마스크층(7a)는 예를들면 레지스트에 의해 구성된다. 또, 마스크층(7a)를 마스크로서 사용해서 층간절연층(2)의 표면을 선택적으로 에칭한다. 그것에 의해, 오목부(2a)가 형성된다. 그 결과, 퓨즈층(1)상에 위치하는 층간절연층(2)의 두께는 d로 저감된다.
다음에, 도 4를 참조하면, 예를들면 CVD(Chemical Vapor Deposition)법 등을 사용해서 오목부(2a), 금속배선층(3) 및 본딩패드층(3a)를 피복하도록 층간절연층(2)상에 질화물층(4)를 퇴적한다.
다음에, 도5를 참조하면 상기 질화물층(4)상에 예를들면 레지스트 등으로 이루어지는 마스크층(7b)를 퇴적하고, 예를들면 사진제판기술을 사용해서 이 마스크층(7b)를 패터닝한다. 그것에 의해, 이 마스크층(7b)에 있어서 퓨즈층(1)바로위에 위치하는 부분에 개구(13b)를 형성한다.
이 때, 개구(13a)의 개구폭W2는 도3에 도시되는개구(8)의 개구폭W1보다 작은 것으로 한다. 그리고, 이와 같은 마스크층(7b)를 마스크로서 사용해서 질화물층(4)를 에칭한다. 그리고, 이와 같은 마스크층(7b)를 마스크로서 사용해서 질화물층(4)를 에칭한다. 그것에 의해, 퓨즈층(1)바로위에 개구(4a)가 형성되고, 본딩패드층(3a) 바로위에 개구(4b)가 형성된다. 그후, 마스크층(7b)를 제거한다. 이상의 공정을 거쳐서 도1에 도시되는 반도체장치가 형성되게 된다.
또한, 상기 실시예1에서는패시베이션층으로서 질화물층(4)를 형성하는 경우에 대해서 설명했지만. 내습성이나 내압성등을 향상시키는 것이 가능하게 되는 물질이면 질화물 이외의 물질을 패시베이션층으로서 사용해도 좋다. 또, 상기의 질화물층(4)상에 폴리이미드등의 유기물이 존재해 있어도 좋다.
[실시예2]
다음에, 도6∼도10을 사용해서 본 발명의 실시에2에 대해서 설명한다. 도6은 본 발명의 실시예2에 있어서의 반도체장치를 도시한 단면도이다.
도6을 참조하면, 본 실시예2에서는 패시베이션층으로서 산화물층(9)와 질화물층(4)의 적층구조를 사용하고 있다. 그 이외의 구조에 관해서는 상술한 실시예1으 경우와 거의 마찬가지이다.
여기에서, 상기와 같이 산화물층(9)와 질화물층(4)의 적층구조에 의해 패시베이션층을 구성하는 경우의 이점에 대해서 설명한다. 질화물층(4)는 산화물층(9)에 비해 내습성의 면에서 우수하지만, 비유전율은 높다. 그 때문에, 배선용량을 증대시키는 것이 염려된다. 그래서, 산화물(9)와 질화물층(4)의 적층구조에 의해 패시배이션층을 형성하는 것에 의해서, 내습성의 유지와 배선용량의 저감을 양립시키는 것이 가능하게 된다.
상기와 같은 이점을 갖는 패시베이션층을 사용한 경우에는 도15에 도시되는 오목부(2a)를 형성하는 것에 의해, 산화물층(9)와 층간절연층(2)의 계면(6)이 노출되어 버린다. 그 때문에, 이 계면(6)에서 수분이 침입해서 금속배선층(3)이 부식할 가능성이 높아진다.
그래서, 도6에 도시되는 바와 같이 퓨즈층(1) 바로위에 위치하는 산화물층(9)에 오목부(2a)의 측벽상으로 연장하도록 질화물층(4)를 형성한다. 그것에 의해, 질화물층(4)에 의해서 계면(6)을 피복할 수 있게 되고, 내습성을 향상시킬 수 있게 된다. 이와 같이, 내습성을 향상시키는 것이 가능하게 되므로, 퓨즈층(1)주위 영역의 폭을 증대시킬 필요가 없어져 회로소자의 고집적화에도 기여할 수 있다.
한편, 본딩패드층(3a)상에 위치하는 산화물층(9)에는 개구(9b)가 형성되어 있다.
다음에, 도7∼도10을 사용해서 이 실시예2에 있어서의 반도체장치의 제조 방법에 대해서 설명한다. 도7∼도10은 이 실시예2에 있어서의 반도체장치의 제조공정의 특징적인 제1공정∼제4공정을 도시한 단면도이다.
도7을 참조하면, 상기 실시예1의 경우와 마찬가지의 공정을 거쳐서 퓨즈층(1), 층간절연층(2), 금속배선층(3) 및 본딩패드층(3a)를 형성한다. 그리고, CVD법등을 사용해서 금속배선층93) 및 본딩패드층(3a)를 피복하도록 층간절연층(2)상에 산화물층(9)를 형성한다.
다음에, 도8을 참조하면, 산화물층(9)상에 레지스트 등으로 이루어지는 마스크층(7c)를 형성한다. 그리고, 예를들면 사진제판기술을 사용해서 이 마스크층(7c)를 패터닝한다. 그것에 의해, 마스크층(7c)에 있어서의 퓨즈층(1) 바로위에 위치하는 부분에 개구폭W1의 개구(10a)를 형성하고, 마스크층(7c)에 있어서의 본딩패드층(3a) 바로위에 위치하는 부분에 개구폭W3 의 개구(10b)를 형성한다. 그리고, 이 마스크층(7c)를 마스크로서 사용해서 산화물층(9)와 층간절연층(2)의 일부 표면을 에칭한다. 이때, 본딩패드층(3a)가 층간절연층(2)의 표면을 에칭할 때의 에칭스토퍼로서 기능한다. 상기에칭에 의해 개구(9a), (9b)와 오목부(2a)가 형성된다. 또한. 상기 개구폭W1은 퓨즈층(1)의 평면폭 이상의 크기를 갖는다.
다음에, 도9를 참조하면 CVD법 등을 사용해서 산호물층(9)를 피복하도록 질화물층(4)를 퇴적한다. 그리고 도10을 참조하면, 이 질화물층(4)상에 레지스트등으로 이루어지는 미스크층(7b)를 형성하고, 소정형상으로 패터닝한다. 그것에 의해, 마스크층(7d)에 있어서의 퓨즈층(1) 바로위에 위치하는 부분에 개구폭W2의 개구(11a)를 형성하고, 마스크층(7d)에 있어서의 본딩패드층(3a) 바로위에 위치하는 부분에 개구폭W3의 개구(11b)를 형성한다. 그리고, 이 마스크층(7d)를 마스크로서 사용해서 질화물층(4)를 에칭한다. 그것에 의해, 개구(4a), (4b)가 각각 형성된다. 또한, 마스크층(7d)에 있어서의 개구(11a)의 개구폭W2는 상기 마스크층(7c)의 개구폭W1보다 작아지도록 설정된다. 그것에 의해, 개구(4a)의 개구폭도 오목부(2a) 및 개구(9a)의 개구폭보다 작아지는 것으로 된다. 상기와 같이 해서 개구(4a), (4b)를 형성한 후 마스크층(7d)를 제거한다. 이상의 공정을 거쳐서 도6에 도시되는 반도체장치가 형성되게 된다.
또한, 상기 실시예2에서는 패시베이션층으로서 산화물층(9)와 질화물층(4)의 적층구조를 1예로서 들었지만, 하층이 상층보다 낮은 비유전율을 갖고 상층이 내습성이나 내압성 등을 향상시킬 수 있는 재질이면 그 이외의 조합의 적층구조로 이루어지는 패시베이션층을 사용해도 좋다. 또, 패시베이션층상에 폴리이미드 드의 유기물이 존재하고 있어도 좋다.
[실시예3]
다음에, 도11 및 도12를 사용해서 본 발명의 실시예3에 대해서 설명한다. 도11은 본 발명의 실시예3에 있어서의 반도체장치를 도시 단면도이다.
도11을 참조하면, 본 실시예3에 있어서의 반도체장치와 상기 실시예2에 있어서의 반도체장치가 다른 점은 본딩패드층(3a) 바로위에 마련된 개구(9b)의 측벽상에 질화물층(4)가 연장하는지 연장하지 않는지이다. 도11에 도시되는 바와 같이 개구(9b)의 측벽상에 질화물층(4)가 연장하는 것에 의해, 산화물층(9)와 본딩패드층(3a)의 계면이 노출하는 것을 저지할 수 있게 된다. 그것에 의해, 본딩패드층(3a) 근방에 있어서의 내습성을 향상시킬 수 있게 된다.
또, 도11에 도시되는 바와 같이 질화물층(4)가 개구(9b)의 측벽상으로 연장하는 것에 의해, 결과로서 본딩패드층(3a)상에 위치하는 개구(4b)의 개구폭W4는 본딩패드층(3a)상에 위치하는 개구(9b)의 개구폭W3보다 작은 것으로 된다. 그 이외의 구조에 관해서는 도6에 도시되는 실시예2와 마찬가지이다.
다음에, 도12를 사용해서 본 실시예3의 제조방법에 대해서 설명한다. 도12는 본 실시예3에 있어서의 반도체장치의 제조공정의 특징적인 공정을 도시한 단면도이다.
먼저, 상기 실시예2와 마찬가지의 공정을 거쳐서 질화물층(4)까지를 형성한다. 그리고, 이 질화물층(4)상에 레지스트 등으로 이루어지는 마스크층(7e)에 형성하고, 소정형상으로 패터닝한다. 그것에 의해, 마스크층(7e)에 있어서의 퓨즈층(1)바로위에 위치하는 부분에 개구폭W2의 개구(12a)를 형성하고, 마스크층(7e)에 있어서의 본딩패드층(3a) 바로위에 위치하는 부분에 개구폭W4의 개구(12b)를 형성한다.
또한, 개구폭W2는 개구폭W1보다 작고 개구폭W4는 개구폭W3보다 작아지도록 설정된다. 이와 같은 마스크층(7e)를 마스크로서 사용해서 질화물층(4)를 에칭한다. 그것에 의해 개구(4a), (4b)를 형성한다. 그 후, 마스크층(7e)를 제거한다. 이상의 공정을 거쳐서 도11에 도시되는 반도체장치가 형성되게 된다.
본 발명에 의하면, 내습성이 향상되어 레이저에 의한 퓨즈블로우가 용이하게 되고 또한 퓨즈주변의 설계기준의 개선도 가능하게 된다는효과가 얻어진다.
이상, 본 발명의 실시예에 대해서 설명했지만, 여기에 개시된 실시예는 모든점에서 예시일 뿐 제한적인 것은 고려해야만 한다. 본 발명의 범위는 특허청구의 범위에 의해서 개시되고, 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (10)

  1. 용장회로, 상기 용장회로에 접속되는 퓨즈층(1), 상기 퓨즈층(1)을 피복하도록 형성되고 상기 퓨즈층(1) 바로위에 위치하는 표면에 상기 퓨즈층(1)의 평면폭 이상의 크기의 제1 개구폭(W1)을 갖는 오목부(2a)가 마련된 층간절연층(2) 및 상기 층간절연층(2)를 피복하도록 형성되고 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키고 상기 제1개구폭(W1)보다 작은 제2개구폭(W2)를 갖는 제1개구(4a)가 마련된 패시베이션층(4)를 포함한 반도체 장치.
  2. 제1항에 있어서, 상기 오목부(2a) 주위에 위치하는 상기 층간절연층(2)의 표면상에는 금속배선층(3)이 형성되고, 상기 패시베이션층(4)는 상기 금속배선층(3)을 피복하고 또한 상기 오목부(2)의 측벽상으로 연장하는 반도체 장치.
  3. 제1항에 있어서, 상기 패시베이션층(4)는 상기 층간절연층(2)를 피복하도록 형성되고 제1비유전율을 갖는 제1절연층(9)와 상기 제1절연층(9)를 피복하도록 형성되고 상기 제1비유전율보다 높은 제2비유전율을 갖는 제2절연층(4)를 포함하고, 상기 제1절연층(9)에는 상기 오목부(2a)의 측벽에 접속된 측벽을 갖고 상기 제1절연층(9)를 관통하는 제2개구(9a)가 마련되고, 상기 제2절연층(4)는 상기 제1절연층(9)와 상기 층간절연층(2)사이의 계면을 피복하도록 상기 제2개구(9a)의 측벽상과 상기 오목부(2a)의 측벽상으로 연장하는 반도체 장치.
  4. 제3항에 있어서, 상기 층간절연층(2)의 표면상에는 상기 오목부(2a)와 간격을 두고 본딩패드층(3a)가 형성되고, 상기 제1절연층(9)에는 제3개구폭(W3)을 갖고 상기 본딩패드층(3a)의 표면을 노출시키는 제3개구(9b)가 마련되고, 상기 제2절연층(4)는 상기 제3개구(9b)의 측벽상으로 연장하고, 상기 제3개구(9b)내에 위치하는 상기 제2절연층(4)에는 상기 제3개구폭(W3)보다 작은 제4개구폭(W4)를 갖고 상기 본딩패드층(3a)의 일부표면을 노출시키는 제4개구(4b)가 마련되는 반도체 장치.
  5. 용장회로, 상기 용장회로에 접속되는 퓨즈층(1), 상기 퓨즈층(1)을 피복하도록 형성되고 상기 퓨즈층(1) 바로위에 상기 퓨즈층(1)의 평면폭 이상의 크기의 개구폭(W1)을 갖는 오목부(2a)가 형성된 층간절연층(2) 및 상기 층간철연층(2)를 피복하고 상기 오목부(2a)의 바닥면의 둘레가장자리부에 도달하도록 상기 오목부(2a)의 측벽상으로 연장하고 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키는 패시베이션층(4)을 포함하는 반도체 장치.
  6. 기판상에 형성된 층간절연층(2), 상기 층간절연층(2)의 표면상에 형성되는 본딩패드층(3a), 상기 층간절연층(2)를 피복하고 상기 본딩패드층(3a)표면을 노출시키는 제1개구(9b)가 마련되고 제1 비유전율을 갖는 제1절연층(9) 및 상기 제1절연층(9)와 상기 제1 개구(9b)의 측벽을 피복하고 상기 본딩패드층(3a)의 일부표면을 노출시키는 제2개구(4b)가 마련되고 상기 제1비유전율보다 높은 제2비유전율을 갖는 제2절연층(4)를 포함하고, 상기 제1 및 제2 절연층(9, 4)에 의해 패시베이션층(4)가 구성되는 반도체 장치.
  7. 용장회로에 접속되는 퓨즈층(1)을 형성하는 공정, 상기 퓨즈층(1)을 피복하도록 층간절연층(2)를 형성하는 공정, 상기 퓨즈층(1) 바로위에 위치하는 상기 층간 절연층(2)의 표면에 상기 퓨즈층(1)의 평면폭 이상의 크기의 제1개구폭W1을 갖는 오목부(2a)를 형성하는 공정, 상기 오목부(2a)와 상기 층간절연층(2)를 피복하도록 패시베이션층(4)를 형성하는 공정, 상기 패시베이션층(4)상에 상기 제1개구폭(W1)보다 작은 제2개구폭(W2)를 갖는 제1개구(13a)가 상기 퓨즈층(1) 바로위에 마련된 마스크층(7b)를 형성하는 공정 및 상기 마스크층(7b)를 마스크로서 사용해서 상기 패시베이션층(4)를 에칭하는 것에 의해 상기 패시베이션층(4)에 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키는 제2 개구(4a)를 형성하는 공정을 포함하는 반도체장치의 제조방법,
  8. 용장회로에 접속되는 퓨즈층(1)을 형성한 공정, 상기 퓨즈층(1)을 피복하도록 층간절연층(2)를 형성하는 공정, 상기 층간절연층(2)상에 상기 퓨즈층(1)과 겹치지 않도록 본딩패드층(3a)를 형성하는 공정, 상기 본딩패드층(3a)와 상기 층간절연층(2)를 피복하도록 제1비유전율을 갖고 패시베이션층의 일 부로 되는 제1절연층(9)를 형성하는 공정, 상기 퓨즈층(1) 바로위에 위치하는 상기 제1절연층(9)를 관통하고 제1개구폭(W1)을 갖는 제1개구(9a)와 상기 본딩패드층(3a)의 표면을 선택적으로 노출시키도록 상기 제1절연층(9)를 관통하는 제2개구(9b)를 상기 제1 절연층(9)에 형성함과 동시에, 상기 제1개구(9a)의 측벽에 접속되는 측벽을 갖고 상기 층간절연층(2)내에 바닥면을 갖는 오목부(2a)를 상기 층간절연층(2)의 표면에 형성하는 공정, 상기 제1 및 제2개구(9a, 9b)와 상기 오목부(2a)를 피복하도록 상기 제1절연층(9)상에 상기 제1비유전율보다 높은 제2비유전율을 갖고 상기 패시베이션층의 일부로 되는 제2 절연층(4)를 형성하는 공정, 상기 제2절연층(4)상에 상기 제1 개구폭(W1)보다 작은 제2개구폭(W2)를 갖는 제3개구(13a)가 상기 퓨즈층(1) 바로위에 마련되고 상기 제2개구(9b)사에 제4개수(13b)가 마련된 마스크층(7b)를 형성하는 공정 및 상기 마스크층(7b)를 마스크로서 사용해서 상기 제2 절연층(4)를 에칭하는 것에 의해서 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키는 제5 개구(4a)와 상기 본딩패드층(3a)의 표면을 선택적으로 노출시키는 제6개구(4b)를 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 제4개구(13b)의 개구폭은 상기 제2개구(9b)의 개구폭보다 작아지도록 조정되고, 상기 마스크층(7e)를 형성하는 공정은 상기 제2 개수(9 b)의 측벽을 피복하도록 상기 마스크층(7e)를 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  10. 기판상에 층간절연층(2)를 형성하는 공정, 상기 층간절연층(2)의 표면상에 본딩패드층(3a)를 형성하는 공정, 상기 본딩패드층(3a)를 피복하도록 제1비유전율을 갖고 패시베이션층의 일부로 되는 제1절연층(9)를 형성하는 공정, 상기 제1절연층(9)를 선택적으로 에칭하는 것에 의해서 상기 본딩패드층(3a)의 표면을 노출시키고 제1개구폭을 갖는 제1개구(9b)를 상기 제1절연층(9)에 형성하는 공정, 상기 제1개구(9b)를 피복하도록 상기 제1절연층(9)상에 제1비유전율 보다 높은 제2 비유전율을 갖고 상기 패시베이션층의 일부로 되는 제2절연층(4)를 형성하는 공정, 상기 제1개구폭보다 작은 제2개구폭을 갖는 제2개구(12b)가 상기 제1개구(9b) 바로위에 마련된 마스크층(7b)를 형성하는 공정 및 상기 마스크층(7e)를 마스크로서 사용해서 상기 제2 절연층(4)를 에칭하는 것에 의해 상기 본딩패드층(3a)의 일부를 노출시키는 제3개구(4b)를 형성함과 동시에, 상기 제2절연층(4)에 의해서 상기 제1개구(9b)의 측벽을 피복하는 공정을 포함하는 반도체 장치의 제조방법.
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