JP2845902B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2845902B2 JP2845902B2 JP63238756A JP23875688A JP2845902B2 JP 2845902 B2 JP2845902 B2 JP 2845902B2 JP 63238756 A JP63238756 A JP 63238756A JP 23875688 A JP23875688 A JP 23875688A JP 2845902 B2 JP2845902 B2 JP 2845902B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に欠陥救済用の冗長
回路を備えた半導体メモリの高信頼化に適用して有効な
技術に関するものである。
回路を備えた半導体メモリの高信頼化に適用して有効な
技術に関するものである。
近年の大容量半導体メモリにおいては、メモリアレイ
の一部に予備の行や列を設け、欠陥ビットを含む行や列
を予備の行や列と置き換えることによって欠陥救済を行
う、いわゆる冗長回路技術が導入されている。
の一部に予備の行や列を設け、欠陥ビットを含む行や列
を予備の行や列と置き換えることによって欠陥救済を行
う、いわゆる冗長回路技術が導入されている。
欠陥ビットを含む行や列を冗長回路と置き換えるに
は、例えば特開昭60−65545号公報に記載があるよう
に、ポリシリコンなどの導電材料を形成したヒューズに
レーザービームを照射するか、または、大電流を流して
溶断する方法が用いられている。
は、例えば特開昭60−65545号公報に記載があるよう
に、ポリシリコンなどの導電材料を形成したヒューズに
レーザービームを照射するか、または、大電流を流して
溶断する方法が用いられている。
上記ヒューズは、通常層間絶縁膜の下層に形成される
ため、ヒューズを溶断するには、ヒューズの上方領域を
エッチングで孔開けして開口部を形成する必要があるた
め、冗長回路を備えた半導体メモリの製造プロセスに
は、ヒューズの上方領域に開口部を形成するプロセスが
伴われる。
ため、ヒューズを溶断するには、ヒューズの上方領域を
エッチングで孔開けして開口部を形成する必要があるた
め、冗長回路を備えた半導体メモリの製造プロセスに
は、ヒューズの上方領域に開口部を形成するプロセスが
伴われる。
上記ヒューズ開口プロセスを伴う半導体メモリの製造
技術については、例えば特公昭60−44829号公報があ
り、層間絶縁膜を開口してヒューズを露出する際にヒュ
ーズ下層の基板が露出されるのを防ぐため、ヒューズの
上層に導電材料からなるヒューズ保護層を設ける技術が
開示されている。
技術については、例えば特公昭60−44829号公報があ
り、層間絶縁膜を開口してヒューズを露出する際にヒュ
ーズ下層の基板が露出されるのを防ぐため、ヒューズの
上層に導電材料からなるヒューズ保護層を設ける技術が
開示されている。
〔発明が解決しようとする課題〕＿ しかし、本発明者の検討によれば、ヒューズの上方領
域に開口部を形成する従来技術においては、開口部の側
壁に露出している層間絶縁膜に湿気が浸入したり、金属
イオンなどの異物が侵入したりするため、Al配線の腐
食、トランジスタのしきい値電圧の変動など、内部回路
の信頼性が著しく低下してしまう、という問題のあるこ
とが見出された。
域に開口部を形成する従来技術においては、開口部の側
壁に露出している層間絶縁膜に湿気が浸入したり、金属
イオンなどの異物が侵入したりするため、Al配線の腐
食、トランジスタのしきい値電圧の変動など、内部回路
の信頼性が著しく低下してしまう、という問題のあるこ
とが見出された。
とりわけ、近年の多層配線構造を有する半導体メモリ
では、下地段差を平坦化するために層間絶縁膜にSOG（S
pin On Glass）を用いることが不可欠となっているが、
このSOGは、特に吸湿性が高いため、内部回路が劣化し
易いという欠点がある。
では、下地段差を平坦化するために層間絶縁膜にSOG（S
pin On Glass）を用いることが不可欠となっているが、
このSOGは、特に吸湿性が高いため、内部回路が劣化し
易いという欠点がある。
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、ヒューズ開口部に露出した層間絶縁
膜の吸湿や汚染に起因する半導体装置の信頼性低下を確
実に防止することができる技術を提供することにある。
あり、その目的は、ヒューズ開口部に露出した層間絶縁
膜の吸湿や汚染に起因する半導体装置の信頼性低下を確
実に防止することができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的にものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、半導体基板に欠陥救済用の冗長回路を備え
た半導体メモリを構成する半導体装置であって、前記半
導体基板主面上の欠陥救済用ヒューズ領域にはレーザビ
ームを照射して溶断可能の複数のヒューズリンクが配置
され、前記半導体基板主面上に、前記複数のヒューズリ
ンクが配置された欠陥救済用ヒューズ領域上においてヒ
ューズ開口部をもった積層構造の絶縁膜が被着され、か
つ前記絶縁膜には前記ヒューズ開口部の周囲を囲むよう
に前記絶縁膜の一部層を分離するホールが設けられ、そ
して前記絶縁膜の一部層はSOGより成ることを特徴とす
る半導体装置にある。
た半導体メモリを構成する半導体装置であって、前記半
導体基板主面上の欠陥救済用ヒューズ領域にはレーザビ
ームを照射して溶断可能の複数のヒューズリンクが配置
され、前記半導体基板主面上に、前記複数のヒューズリ
ンクが配置された欠陥救済用ヒューズ領域上においてヒ
ューズ開口部をもった積層構造の絶縁膜が被着され、か
つ前記絶縁膜には前記ヒューズ開口部の周囲を囲むよう
に前記絶縁膜の一部層を分離するホールが設けられ、そ
して前記絶縁膜の一部層はSOGより成ることを特徴とす
る半導体装置にある。
上記した手段によれば、ヒューズ開口部に露出した層
間絶縁膜に浸入した湿気や異物が内部回路に伝わるのを
確実に防止することができる。
間絶縁膜に浸入した湿気や異物が内部回路に伝わるのを
確実に防止することができる。
第１図は、本発明の一実施例である半導体装置のヒュ
ーズ領域を示す第３図Ｘ線方向の部分断面図、第２図
は、同じく第３図Ｙ線方向の部分断面図、第３図は、こ
の半導体装置のヒューズ領域を示す半導体基板の要部平
面図である。
ーズ領域を示す第３図Ｘ線方向の部分断面図、第２図
は、同じく第３図Ｙ線方向の部分断面図、第３図は、こ
の半導体装置のヒューズ領域を示す半導体基板の要部平
面図である。
本実施例は、例えば４メガビット（Mbit）の大容量を
有するMOS形DRAM（Dynamic Random Access Memory）で
あり、第１図〜第３図は、その欠陥救済用ヒューズ領域
の構成である。なお、以下の説明では、ヒューズ領域を
除いた内部回路の図、符号は省略する。
有するMOS形DRAM（Dynamic Random Access Memory）で
あり、第１図〜第３図は、その欠陥救済用ヒューズ領域
の構成である。なお、以下の説明では、ヒューズ領域を
除いた内部回路の図、符号は省略する。
第１図、第２図に示すように、シリコン単結晶からな
るp-形半導体基板（以下、基板という）１に形成された
ｐウエル２およびチャネルストッパ領域３の上層には、
選択酸化法（LOCOS法）によってフィールド絶縁膜４が
形成され、このフィールド絶縁膜４の上層にポリ（多結
晶）シリコンなどからなるヒューズリンクＡがパターン
形成されている。
るp-形半導体基板（以下、基板という）１に形成された
ｐウエル２およびチャネルストッパ領域３の上層には、
選択酸化法（LOCOS法）によってフィールド絶縁膜４が
形成され、このフィールド絶縁膜４の上層にポリ（多結
晶）シリコンなどからなるヒューズリンクＡがパターン
形成されている。
このヒューズリンクＡは、ヒューズ領域に複数本形成
され、第３図に示すような配置になっている。このヒュ
ーズリンクＡは、例えばメモリセル領域のゲート電極お
よびワード線と同一の工程、マスクで作成される。
され、第３図に示すような配置になっている。このヒュ
ーズリンクＡは、例えばメモリセル領域のゲート電極お
よびワード線と同一の工程、マスクで作成される。
ヒューズリンクＡの上層には、SiO2からなる絶縁膜５
およびBPSG（Boro Phospho Silicate Glass）からなる
第一層間絶縁膜６が順次被着されている。この絶縁膜５
は、例えばゲート電極のLDD用サイドウォールスペーサ
と同一の工程、マスクで作成される。メモリセル領域に
は、この絶縁膜５と第一層間絶縁膜６との間にポリシリ
コンなどからなる積層形のキャパシタ電極が形成されて
いる。
およびBPSG（Boro Phospho Silicate Glass）からなる
第一層間絶縁膜６が順次被着されている。この絶縁膜５
は、例えばゲート電極のLDD用サイドウォールスペーサ
と同一の工程、マスクで作成される。メモリセル領域に
は、この絶縁膜５と第一層間絶縁膜６との間にポリシリ
コンなどからなる積層形のキャパシタ電極が形成されて
いる。
ヒューズリンクＡの周囲の第一層間絶縁膜６には、基
板１に達するコンタクトホール７が形成され、基板１に
は、コンタクトホール７に沿ってn+拡散層８が形成され
ている。このコンタクトホール７は、第３図に示すよう
に、ヒューズリンクＡを囲むように配置され、コンタク
トホール７で囲まれた領域の第一層間絶縁膜６とコンタ
クトホール７の外側の第一層間絶縁膜６とを分離する構
造になっている。
板１に達するコンタクトホール７が形成され、基板１に
は、コンタクトホール７に沿ってn+拡散層８が形成され
ている。このコンタクトホール７は、第３図に示すよう
に、ヒューズリンクＡを囲むように配置され、コンタク
トホール７で囲まれた領域の第一層間絶縁膜６とコンタ
クトホール７の外側の第一層間絶縁膜６とを分離する構
造になっている。
第一層間絶縁膜６の上層には、第一層Al配線9a,9bが
パターン形成されている。Al配線9a,9bは、例えばAl−S
i−Cu合金層とシリサイドからなるバリアメタル層との
二層構造からなり、メモリセル領域では、ビット線を構
成している。
パターン形成されている。Al配線9a,9bは、例えばAl−S
i−Cu合金層とシリサイドからなるバリアメタル層との
二層構造からなり、メモリセル領域では、ビット線を構
成している。
コンタクトホール７を介してAl配線9aに接続されたn+
拡散層８には、電源電圧（VCC）がバイアスされ、Na+イ
オンなどがヒューズ領域に侵入するのを防ぐ構造になっ
ている。
拡散層８には、電源電圧（VCC）がバイアスされ、Na+イ
オンなどがヒューズ領域に侵入するのを防ぐ構造になっ
ている。
第一層Al配線9a,9bの上層には、第二層間絶縁膜10が
被着されている。この第二層間絶縁膜10は、例えばプラ
ズマCVDで形成したSiO2層と、SOG（Spin On Glass）層
と、同じくプラズマCVDで形成したSiO2層との三層構造
からなり、下地の段差部を平坦化する構造になってい
る。
被着されている。この第二層間絶縁膜10は、例えばプラ
ズマCVDで形成したSiO2層と、SOG（Spin On Glass）層
と、同じくプラズマCVDで形成したSiO2層との三層構造
からなり、下地の段差部を平坦化する構造になってい
る。
ヒューズリンクＡの周囲の第二層間絶縁膜10には、第
一層間絶縁膜６に達するコンタクトホール（スルーホー
ル）11が形成されている。このコンタクトホール11は、
第３図に示すように、ヒューズリンクＡを囲むように配
置され、コンタクトホール11で囲まれた領域の第二層間
絶縁膜10とコンタクトホール11の外側の第二層間絶縁膜
10とを分離する構造になっている。
一層間絶縁膜６に達するコンタクトホール（スルーホー
ル）11が形成されている。このコンタクトホール11は、
第３図に示すように、ヒューズリンクＡを囲むように配
置され、コンタクトホール11で囲まれた領域の第二層間
絶縁膜10とコンタクトホール11の外側の第二層間絶縁膜
10とを分離する構造になっている。
このコンタクトホール11がヒューズリンクＡを横切る
箇所には、このコンタクトホール11を形成する際、オー
バーエッチングによってヒューズリンクＡまでもがエッ
チングされるのを防ぐため、第２図に示すように、Al配
線9a,9bと同一の工程、マスクで作成されたエッチング
ストッパ層12が配置されている。
箇所には、このコンタクトホール11を形成する際、オー
バーエッチングによってヒューズリンクＡまでもがエッ
チングされるのを防ぐため、第２図に示すように、Al配
線9a,9bと同一の工程、マスクで作成されたエッチング
ストッパ層12が配置されている。
第二層間絶縁膜10の上層には、例えばAl−Si−Cu合金
からなる第二層Al配線13がパターン形成されている。ヒ
ューズリンクＡは、第２図に示すように、このAl配線13
と第一層Al配線9bとを介して欠陥救済判定回路に接続さ
れている。このAl配線13は、メモリセル領域では、シャ
ント用ワード線を構成している。
からなる第二層Al配線13がパターン形成されている。ヒ
ューズリンクＡは、第２図に示すように、このAl配線13
と第一層Al配線9bとを介して欠陥救済判定回路に接続さ
れている。このAl配線13は、メモリセル領域では、シャ
ント用ワード線を構成している。
第二層Al配線13の上層には、パッシベーション膜14が
被着されている。このパッシベーション膜14は、例えば
SiO2層と、Si3N4層との二層構造からなる。
被着されている。このパッシベーション膜14は、例えば
SiO2層と、Si3N4層との二層構造からなる。
ヒューズリンクＡの上方には、このパッシベーション
膜14を孔開けして開口部15が形成されている。開口部15
の底部においてヒューズリンクＡの表層は、レーザビー
ムでヒューズリンクＡを溶断する際に支障がない程度の
薄い第一層間絶縁膜６、絶縁膜５で被覆されている。
膜14を孔開けして開口部15が形成されている。開口部15
の底部においてヒューズリンクＡの表層は、レーザビー
ムでヒューズリンクＡを溶断する際に支障がない程度の
薄い第一層間絶縁膜６、絶縁膜５で被覆されている。
そこで、プローブ試験によって欠陥ビットが見出され
た場合には、必要に応じて開口部15にレーザービームを
照射してヒューズリンクＡを溶断し、欠陥ビットを含む
行や列を冗長回路と置き換える作業が伴われる。
た場合には、必要に応じて開口部15にレーザービームを
照射してヒューズリンクＡを溶断し、欠陥ビットを含む
行や列を冗長回路と置き換える作業が伴われる。
このように、本実施例では、コンタクトホール11の外
側の第二層間絶縁膜10と、開口部15の側壁に露出した第
二層間絶縁膜10とがコンタクトホール11を介して互いに
分離されているため、開口部15から第二層間絶縁膜10に
浸入した湿気や異物が内部回路に伝わるのが確実に防止
される。
側の第二層間絶縁膜10と、開口部15の側壁に露出した第
二層間絶縁膜10とがコンタクトホール11を介して互いに
分離されているため、開口部15から第二層間絶縁膜10に
浸入した湿気や異物が内部回路に伝わるのが確実に防止
される。
また、コンタクトホール７の外側の第一層間絶縁膜６
と、開口部15の底部に露出した第一層間絶縁膜６とがコ
ンタクトホール７を介して互いに分離されているため、
開口部15から第一層間絶縁膜６に浸入した湿気や異物が
内部回路に伝わるのも確実に防止される。
と、開口部15の底部に露出した第一層間絶縁膜６とがコ
ンタクトホール７を介して互いに分離されているため、
開口部15から第一層間絶縁膜６に浸入した湿気や異物が
内部回路に伝わるのも確実に防止される。
その結果、開口部15から浸入する湿気や異物による内
部回路の劣化が防止され、欠陥救済用の冗長回路を備え
たMOS形DRAMの信頼性を向上させることができる。
部回路の劣化が防止され、欠陥救済用の冗長回路を備え
たMOS形DRAMの信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、ヒューズリンクを構成する材料は、ポリシリ
コンに限定されるものではなく、ポリサイドなど、レー
ザエネルギー吸収性の高い他の導電材料を使用したもの
であってもよい。
コンに限定されるものではなく、ポリサイドなど、レー
ザエネルギー吸収性の高い他の導電材料を使用したもの
であってもよい。
また、Al二層配線を備えたMOS形DRAMに限定されるも
のではなく、欠陥救済用の冗長回路を備えた他の半導体
メモリに広く適用することができる。
のではなく、欠陥救済用の冗長回路を備えた他の半導体
メモリに広く適用することができる。
本願において開示される発明のうち代表的にものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、欠陥救済用の冗長回路を備えた半導体メモ
リのヒューズ開口部の周囲をコンタクトホールで囲み、
上記コンタクトホールで囲まれた領域の層間絶縁膜を、
上記コンタクトホールの外側の層間絶縁膜と分離したこ
とにより、ヒューズ開口部に露出した層間絶縁膜から浸
入した湿気や異物が内部回路に伝わるのを確実に防止す
ることができるため、半導体装置の信頼が向上する。
リのヒューズ開口部の周囲をコンタクトホールで囲み、
上記コンタクトホールで囲まれた領域の層間絶縁膜を、
上記コンタクトホールの外側の層間絶縁膜と分離したこ
とにより、ヒューズ開口部に露出した層間絶縁膜から浸
入した湿気や異物が内部回路に伝わるのを確実に防止す
ることができるため、半導体装置の信頼が向上する。
第１図は本発明の一実施例である半導体装置のヒューズ
領域を示す第３図Ｘ線方向の部分断面図、 第２図は同じく第３図Ｙ線方向の部分断面図、 第３図はこの半導体装置のヒューズ領域を示す半導体基
板の要部平面図である。 １……半導体基板、２……ｐウエル領域、３……チャネ
ルストッパ層、４……フィールド絶縁膜、５……絶縁
膜、６……第一層間絶縁膜、7,11……コンタクトホー
ル、８……n+拡散層、9a,9b……第一層Al配線、10……
第二層間絶縁膜、12……エッチングストッパ層、13……
第二層Al配線、14……パッシベーション膜、15……開口
部、Ａ……ヒューズリンク。
領域を示す第３図Ｘ線方向の部分断面図、 第２図は同じく第３図Ｙ線方向の部分断面図、 第３図はこの半導体装置のヒューズ領域を示す半導体基
板の要部平面図である。 １……半導体基板、２……ｐウエル領域、３……チャネ
ルストッパ層、４……フィールド絶縁膜、５……絶縁
膜、６……第一層間絶縁膜、7,11……コンタクトホー
ル、８……n+拡散層、9a,9b……第一層Al配線、10……
第二層間絶縁膜、12……エッチングストッパ層、13……
第二層Al配線、14……パッシベーション膜、15……開口
部、Ａ……ヒューズリンク。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−23566（ＪＰ，Ａ) 特開 昭58−190055（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/10
Claims (1)
- 【請求項１】半導体基板に欠陥救済用の冗長回路を備え
た半導体メモリを構成する半導体装置であって、前記半
導体基板主面上の欠陥救済用ヒューズ領域にはレーザビ
ームを照射して溶断可能な複数のヒューズリンクが配置
され、前記半導体基板主面上に、前記複数のヒューズリ
ンクが配置された欠陥救済用ヒューズ領域上においてヒ
ューズ開口部をもった積層構造の絶縁膜が被着され、か
つ前記絶縁膜には前記ヒューズ開口部の周囲を囲むよう
に前記絶縁膜の一部層を分離するホールが設けられ、そ
して前記絶縁膜の一部層はSOGより成ることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238756A JP2845902B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238756A JP2845902B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287552A JPH0287552A (ja) | 1990-03-28 |
| JP2845902B2 true JP2845902B2 (ja) | 1999-01-13 |
Family
ID=17034798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238756A Expired - Lifetime JP2845902B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845902B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081152A (ja) * | 2005-09-14 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
| JP5666411B2 (ja) * | 2011-09-30 | 2015-02-12 | セイコーインスツル株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190055A (ja) * | 1982-04-29 | 1983-11-05 | Sharp Corp | 半導体装置及びその製造方法 |
| GB8601842D0 (en) * | 1986-01-25 | 1986-02-26 | Lucas Ind Plc | Sensing device |
-
1988
- 1988-09-26 JP JP63238756A patent/JP2845902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287552A (ja) | 1990-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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