JP3255524B2 - 冗長回路を有する半導体装置およびその製造方法 - Google Patents

冗長回路を有する半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、冗長回路を有する半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】一般にＳＲＡＭ（Static Random Access
Memory ）、ＤＲＡＭ（Dynamic Random Access Memor
y）などの半導体装置には、その内部に冗長回路が組込
まれている。この冗長回路は、半導体装置の製造工程に
おいて生ずるランダムな欠陥による半導体装置の歩留り
低下を防止するために設けられている。すなわち、製造
時において特定回路部に欠陥が生じても、半導体装置全
体としての機能が損われないように、特定回路部と置換
可能なように同一の機能を有する予備の冗長回路部が形
成されている。
【０００３】上述の冗長回路部を有する半導体装置につ
いて、以下にその構造を概念的に説明する。
【０００４】図４３は、一般的な冗長回路を有する半導
体装置が個々のチップとして形成されたウェハを示す平
面図である。また図４４は、各チップごとに冗長回路を
有する半導体装置の内部構造を模式的に示す平面構成図
である。
【０００５】まず図４３を参照して、ウェハ１０００に
は、複数個のチップ（半導体装置）５００が形成されて
いる。
【０００６】次に図４４を参照して、各チップ５００に
は、同一機能を有する各ブロックＮ１、Ｎ２、…、Ｎｍ
が配置されている。この各ブロックは、たとえば半導体
記憶装置における同一機能を有する複数個のメモリセル
からなっている。
【０００７】これらの各ブロックＮ１、Ｎ２、…、Ｎｍ
を不活性化させるために切断可能なヒューズＬ１、Ｌ
２、…、Ｌｍが形成されている。また不活性化された各
ブロックＮ１、Ｎ２、…、Ｎｍのいずれかと置換可能な
ように、同等の機能を有する冗長ブロックＳが形成され
ている。
【０００８】電界効果トランジスタ５８１のゲート電極
には、ヒューズＬｓを介して接地電源５７９の電位が印
加されている。これにより、電界効果トランジスタ５８
１は非導通状態に保持されている。よって、冗長ブロッ
クＳがチップ５００内において電気的に分離されてい
る。
【０００９】また各ブロックＮ１、Ｎ２、…、Ｎｍの不
良を検出するために、パッド部Ｐには試験用パッド電極
５７１、５７３が形成されている。
【００１０】次に、上記のように構成された半導体装置
の機能試験について説明する。ここでは、レーザビーム
スポットを使用して処理する場合、いわゆるレーザトリ
ミング（以下、ＬＴと称する）処理について述べる。
【００１１】まずパッド部Ｐの試験用パッド電極５７
１、５７３を通じて、図示されていない機能試験装置
（以下、テスタとも称する）からの電気信号が印加され
る。チップ５００が正常であれば、その印加された電気
信号に対する期待信号が試験用パッド電極５７３から出
力される。このとき、テスタではチップ５００に印加さ
れた電気信号と出力される電気信号との相関関係をもと
にしてチップ５００の良／不良が判定される。各ブロッ
クＮ１、Ｎ２、…、Ｎｍのいずれかが不良と判定された
場合には、不良ブロックと冗長ブロックＳとが置換えら
れる。これにより、チップ５００は本来の実現すべき機
能を満たし、それによりチップ５００が良品となる可能
性か生ずる。
【００１２】この不良ブロックと冗長ブロックＳとの置
換は以下のようにして行なわれる。上述の機能試験によ
って、たとえばブロックＮ１の不良が検出されると、ま
ずチップ５００内でのヒューズＬ１およびＬｓに関する
情報、換言すると不良アドレスあるいはチップ内での位
置座標（置換情報）などがＬＴ処理装置に与えられる。
このＬＴ処理装置によって、与えられた置換情報に基づ
いて所定の位置にレーザビームが照射される。これによ
り、ヒューズＬ１およびＬｓが溶断除去されて、不良ブ
ロックＮ１がチップ５００内で分離させられる。
【００１３】また、ヒューズＬｓの溶断により、電界効
果トランジスタ５８１のゲート電極に電源５７５の電圧
が抵抗５７７を介して印加される。これにより電界効果
トランジスタ５８１が導通状態となり、不良ブロックＮ
１が冗長ブロックＳによって置換えられる。
【００１４】次に、上記の冗長回路を有する半導体装置
の一例としてＤＲＡＭの場合について、特に所定の機能
を有するブロックがメモリセルアレイの場合について説
明する。
【００１５】図４５は、一般的なＤＲＡＭのメモリセル
アレイの構成を示す模式図である。図４５を参照して、
メモリセルアレイ５６０には各ロウデコーダ５６１から
ワードドライバ５６３を介在して複数本のワード線ＷＬ
が行方向に延びている。また各コラムデコーダ５６５か
ら複数本のビット線ＢＬが列方向に延びている。これら
ワード線ＷＬとビット線ＢＬとが互いに交差するように
配置されている。またその各交点にはメモリセルＭＣが
設けられている。
【００１６】さらに、複数のワード線ＷＬの外側には、
スペアデコーダ５６７からスペアワードドライバ５６９
を介してスペアワード線ＳＷＬが行方向に延びている。
またスペアワード線ＳＷＬと各ビット線ＢＬとの各交点
にはスペアメモリＳＭＣが設けられている。
【００１７】このスペアワード線ＳＷＬ、スペアデコー
ダ５６７およびスペアワードドライバ５６９はいわゆる
冗長回路を構成している。
【００１８】次に、ＤＲＡＭのメモリ回路特性テストお
よび冗長回路を用いた不良回路救済方法について説明す
る。
【００１９】図４６は、ＤＲＡＭの冗長回路の一例を説
明するための平面概念図である。図４６を参照して、ま
ず、テスタ装置などを用いてＤＲＡＭ動作試験が行なわ
れ、メモリセル５６０内の不良ビットＭＣ１が検知され
る。この後、ＬＴ処理により、この不良ビットＭＣ１を
含むワード線ＷＬ１のヒューズＦＵ１が切断され、不良
ワード線ＷＬ１が回路から切離される。
【００２０】次に、冗長回路の予備ラインＳＷＬに接続
されたヒューズＳＦＵもＬＴ処理を用いて、ある組合わ
せで切断される。これによって、外部からのアドレス信
号として不良ビットＭＣ１を選択する信号が入力された
ときのみ予備ラインＳＷＬが動作するように回路が構成
される。
【００２１】このように冗長回路に含まれる予備のライ
ンを正規のラインにつなぐことにより、不良箇所を有す
るＤＲＡＭを良品のＤＲＡＭに修正することができる。
【００２２】次に、従来のヒューズを有する半導体装置
について説明する。図４７は、従来の半導体装置の構成
を概略的に示す断面図である。また、図４８は、図４７
のヒューズ素子周辺構造を示す概略断面図である。図４
７、図４８を参照して、半導体基板５０１の表面には素
子分離酸化膜５０３が所望の形状に形成されている。こ
の素子分離酸化膜５０３によって分離された領域に複数
個のＭＯＳ（Metal Oxide Semiconductor ）トランジス
タ５４０が形成されている。
【００２３】ＭＯＳトランジスタ５４０は、１対のソー
ス／ドレイン領域５４１と、ゲート絶縁膜５４３と、ゲ
ート電極５４５とを有している。１対のソース／ドレイ
ン領域５４１はｐ型半導体基板５０１の表面に所定の距
離を介在して形成されている。またソース／ドレイン領
域５４１は、比較的低濃度のｎ- 不純物領域５４１ａと
比較的高濃度のｎ+ 不純物領域５４１ｂとの２層構造、
いわゆるＬＤＤ（Lightly Doped Drain ）構造を有して
いる。この１対のソース／ドレイン領域５４１に挟まれ
る領域上にゲート絶縁膜５４３を介在してゲート電極５
４５が形成されている。
【００２４】ゲート電極５４５上には、絶縁層５４７が
形成されている。またゲート電極５４５の側壁を覆うよ
うに側壁絶縁層５４９が形成されている。
【００２５】ソース／ドレイン領域５４１に接するよう
に導電層５０５が形成されている。特に複数個のＭＯＳ
トランジスタ５４０のソース／ドレイン領域５４１間を
接続する導電層５０５はヒューズ素子として用いられ
る。
【００２６】ヒューズ素子以外の導電層５０５には、プ
ラグ層５５１ａ、５５１ｂの各々を介在して導電層５５
３ａ、５５３ｂが接続されている。各導電層を覆うよう
にｐ型半導体基板５０１上に、シリコン酸化膜よりなる
絶縁膜５１１が形成されている。この絶縁層５１１には
孔５１１ａが形成されている。この孔５１１ａは、ヒュ
ーズ素子５０５ａの真上に位置し、かつその底壁がヒュ
ーズ素子５０５ａから所望の距離を介して位置してい
る。
【００２７】絶縁層５１１の表面上には複数のアルミニ
ウム配線層５３０が形成されている。
【００２８】次に、図４８に示すヒューズ素子周辺構造
の製造方法について説明する。図４９と図５０は、従来
の半導体装置の製造方法を工程順に示すヒューズ素子周
辺の概略断面図である。まず図４９を参照して、ｐ型半
導体基板５０１の表面にたとえば素子分離などの絶縁層
５０３が形成される。この絶縁層５０３の表面上にヒュ
ーズ素子となる導電層５０５が所望の形状に形成され
る。このヒューズ素子となる導電層５０５を覆うように
絶縁層５１１が形成される。
【００２９】図５０を参照して、絶縁層５１１上に所望
の形状を有するレジストパターン（図示せず）が形成さ
れる。このレジストパターンをマスクとして絶縁層５１
１にエッチングが施される。このエッチングにより絶縁
層５１１に孔５１１ａが形成される。この孔５１１ａ
は、ヒューズ素子となる導電層５０５の真上に位置し、
かつその底壁がヒューズ素子５０５と所定の距離ｄ20を
介して位置するように形成される。
【００３０】ヒューズ素子とは、回路パターンにおいて
切断されることが想定された部分である。その回路パタ
ーンの切断は、上述したように、たとえばレーザビーム
の照射により行なわれる。以下、レーザビームの照射に
より回路パターンを切断するＬＴ処理について具体的に
説明する。
【００３１】図５１と図５２は、ＬＴ処理を工程順に示
すヒューズ素子周辺の概略断面図である。まず図５１を
参照して、回路の不良箇所が検出されると、冗長回路内
に設けられたヒューズ素子５０５に孔５１１ａを通じて
レーザビーム２０が照射される。これにより、レーザビ
ーム２０は絶縁層５１１を透過してヒューズ素子５０５
に到達する。
【００３２】図５２を参照して、ヒューズ素子５０５
は、レーザ照射による熱を吸収して溶融する。このヒュ
ーズ素子の溶融の際に、特にヒューズ素子５０５上部の
急激な温度上昇により圧力上昇が起こり、ヒューズ素子
５０５上の絶縁層５１１が吹飛ばされる。これにより、
圧力が大気圧程度に下がると同時に、溶融したヒューズ
素子５０５が気化して、ヒューズ素子５０５が切断され
る。この後、ヒューズ素子５０５の破片がエッチング除
去されることにより、回路パターンの切断が完了する。
【００３３】このようにして切断されたヒューズ素子５
０５の斜視図は図５３に示すようになる。
【００３４】
【発明が解決しようとする課題】近年、半導体装置の高
密度化、高集積化により配線層が多層化される傾向にあ
る。配線層が多層化されると、各配線層を絶縁する層間
絶縁層も多層化される。このため、各配線層を絶縁する
層間絶縁層の膜厚の和は非常に大きなものとなる。具体
的には、図４７に示す絶縁層５１１の膜厚ｔ0 は２００
００Å程度となる。
【００３５】一方、ヒューズ素子５０５ａ上の絶縁層５
１１の膜厚ｄ20は、レーザビームによる正常なヒューズ
の切断を行なうためには５０００Åである必要がある。
このため、絶縁層５１１に孔５１１ａを設けて、ヒュー
ズ素子５０５ａ上の絶縁層５１１の膜厚を制御する必要
がある。
【００３６】ところが、従来の半導体装置では、上述し
た配線層の多層化により絶縁層５１１の膜厚が２０００
０Åと非常に厚い。このため、ヒューズ素子５０５ａ上
の絶縁層５１１を所定の膜厚とするためには、孔５１１
ａを深く形成しなければならない。それゆえ、孔５１１
ａの深さ制御が困難となり、素子５０５ａ上の絶縁層５
１１の膜厚ｄ20に生じるばらつきが大きくなる。
【００３７】エッチング量の精度はたとえば±１０％で
管理可能である。このため、たとえば、孔５１１ａの深
さを５０００Åに形成する場合、実際には孔５１１ａの
深さは４５００〜５５００Åとなる。これに対して、孔
５１１ａの深さを１５０００Åに形成する場合、実際に
は孔５１１ａの深さは１３５００〜１６５００Åとな
る。このように、深さ５０００Åの場合のばらつきの絶
対値が１０００Åであるのに対し、深さ１５０００Åの
場合のばらつきの絶対値は３０００Åと大きくなる。さ
らに、絶縁層５１１の形成時にもばらつきが生じる。た
とえば絶縁層５１１が±１０％のばらつきで形成された
とすると絶縁層５１１を２００００Åの膜厚で形成した
ときのばらつきの絶対値は４０００Åとなり、前記エッ
チング時のばらつきの絶対値３０００Åと合わせて最大
７０００Åのばらつきが膜厚ｄ 20 に生じる。
【００３８】絶縁層５１１の膜厚ｄ20のばらつきが大き
くなった場合、以下に述べる弊害が生じる。この弊害に
ついて、膜厚ｄ20が所定の値より大きい場合と小さ
い場合とに分けて詳細に説明する。
【００３９】 膜厚ｄ20が大きい場合 （ｉ） 図５４は、膜厚ｄ20が所望の膜厚より大きい場
合に生じる弊害を説明するための図である。図５４を参
照して、ヒューズ素子５０５の切断時にヒューズ素子５
０５上の絶縁層５１１は吹飛ばされて、その部分に凹み
（以下、クレータと称する）５１５が形成される。この
クレータ５１５の開口径は上方へ向かうにつれて大きく
なる。このため、絶縁層５１１の膜厚が大きくなると、
クレータ５１５の開口径が非常に大きくなり、配線層５
３０に達するおそれが生じる。このようにクレータ５１
５が配線層５３０にまで達すると、配線層５３０が損傷
・断線などを生じ、半導体装置の電気的接続の信頼性が
低下してしまう。
【００４０】（ii） 図４８を参照して、ヒューズ素子
５０５上の絶縁層５１１は、ヒューズ素子５０５の圧力
上昇により吹飛ばされる。ところが、ヒューズ素子５０
５上の絶縁層５１１の膜厚が厚くなりすぎると、ヒュー
ズ素子５０５の圧力上昇では吹飛ばすことができなくな
る場合が生じる。このような場合には、ヒューズ素子５
０５を溶断除去により切断することができなくなり、ヒ
ューズ素子５０５はヒューズとして機能しなくなってし
まう。
【００４１】 膜厚ｄ20が小さい場合 （ｉ） 図５５は、膜厚ｄ20が所望の膜厚より小さい場
合に生じる弊害を説明するための図である。図５５を参
照して、膜厚ｄ20が小さい、またはヒューズ素子５０５
が露出する場合、レーザビーム２０によって与えられる
エネルギは外気に奪われやすくなる。このため、ヒュー
ズ素子５０５にエネルギが蓄積され難くなり、ヒューズ
素子５０５は溶融・気化し難くなる。よって、ヒューズ
素子５０５を切断し難くなり、ヒューズ素子５０５はヒ
ューズとしての機能を果たさなくなってしまう。
【００４２】（ii） 絶縁層５１１の膜厚ｄ20が０、す
なわちヒューズ素子５０５が絶縁層５１１から露出して
しまうと、切断されるべきでないヒューズ素子５０５ま
でもが切断されてしまう。以下、そのことについて詳細
に説明する。
【００４３】図５６は、複数本のヒューズ素子が孔から
露出した様子を示す概略断面図である。図５６を参照し
て、この露出する複数本のヒューズ素子５０５のいずれ
かがレーザブローにより切断される。この切断されたヒ
ューズ素子５０５の滓を除去すべく、上述のエッチング
が施される。ところが、レーザブローにより切断されて
いないヒューズ素子５０５も絶縁層５１１から露出して
いるため、この滓のエッチング時に同時にエッチングさ
れてしまう。結果として、レーザブローにより切断され
るべきでないヒューズ素子５０５までもが、エッチング
除去により切断されてしまう。
【００４４】それゆえ、本発明の目的は、切断され得る
ヒューズ上の絶縁層の厚みを容易に制御できる冗長回路
を有する半導体装置およびその製造方法を提供すること
である。
【００４５】
【課題を解決するための手段】本発明の冗長回路を有す
る半導体装置は、少なくとも所定の機能を有する特定回
路部と、その特定回路部と同一の機能を有する予備の冗
長回路部とを含み、不良の特定回路部を冗長回路部に置
換えるために溶断除去され得る接続部分が形成されてい
ることを前提として、各々以下の特徴を有する。
【００４６】本発明の一の局面に従う冗長回路を有する
半導体装置は、半導体基板と、接続導電層と、シリコン
窒化膜と、シリコン酸化膜とを備えている。半導体基板
は主表面を有している。溶断除去されうる接続導電層は
半導体基板の主表面上にパターニングされて形成されて
いる。シリコン窒化膜は接続導電層上に形成されてい
る。シリコン酸化膜は接続導電層の真上に位置し、かつ
シリコン窒化膜の表面に達する孔を有するように半導体
基板の主表面上に形成されている。シリコン窒化膜は孔
の底面でのみ露出している。
【００４７】本発明の他の局面に従う冗長回路を有する
半導体装置は、半導体基板と、接続導電層と、絶縁層と
を備えている。半導体基板は主表面を有している。溶断
除去されうる接続導電層は半導体基板の主表面上にパタ
ーニングされて形成されている。絶縁層は、接続導電層
を覆うように、かつ接続導電層の真上に所定の距離を隔
てて底壁が位置するように形成された孔を有するように
半導体基板の主表面上に形成されている。その孔は絶縁
層の上部表面に開口端を有している。その孔の底壁の径
は開口端の開口径よりも大きい。
【００４８】本発明のさらに他の局面に従う冗長回路を
有する半導体装置は、半導体基板と、接続導電層と、絶
縁層と、導電層と、側壁絶縁層とを備えている。半導体
基板は主表面を有している。溶断除去されうる接続導電
層は半導体基板の主表面上にパターニングされて形成さ
れている。絶縁層は、接続導電層を覆うように、かつ接
続導電層の真上に所定の距離を隔てて底面が位置するよ
うに形成された孔を有するように半導体基板の主表面上
に形成されている。導電層は、孔の側壁周囲を取囲み、
かつ孔の側壁に面する表面を有している。側壁絶縁層
は、孔の側壁を覆うように孔の底壁の一部表面上に形成
されている。
【００４９】本発明のさらに他の局面に従う冗長回路を
有する半導体装置は、半導体基板と、接続導電層と、絶
縁層とを備えている。半導体基板は主表面を有してい
る。溶断除去され得る接続導電層は半導体基板の主表面
上にパターニングされて形成されている。絶縁層は、接
続導電層を覆うように、かつ接続導電層の真上に所定の
距離を隔てて底壁が位置するように形成された孔を有す
るように半導体基板の主表面上に形成されている。その
孔の底壁は凸部と凹部とを有している。凸部は、接続導
電層から第１の距離を隔てて位置している。凹部は、凸
部を取囲み、かつ接続導電層から第１の距離より小さい
第２の距離を隔てて位置している。
【００５０】本発明のさらに他の局面に従う冗長回路を
有する半導体装置は、半導体基板と接続導電層と、第１
の絶縁層と、第２の絶縁層とを備えている。半導体基板
は主表面を有している。溶断除去されうる接続導電層は
半導体基板の主表面上にパターニングされて形成されて
いる。第１の絶縁層は、孔を有するように半導体基板の
主表面上に形成されている。その孔の底壁において接続
導電層の表面が第１の絶縁層から露出している。第２の
絶縁層は、露出する接続導電層の表面を覆うように形成
されている。
【００５１】本発明の冗長回路を有する半導体装置の製
造方法は、少なくとも所定の機能を有する特定回路部
と、その特定回路部と同一の機能を有する予備の冗長回
路部とを含み、不良の特定回路部を冗長回路部に置換え
るために溶断除去され得る接続部分が形成されたことを
前提として、以下の特徴を有する。
【００５２】本発明の一の局面に従う冗長回路を有する
半導体装置の製造方法は以下の工程を備える。
【００５３】まず半導体基板の主表面上に溶断除去され
うる接続導電層がパターニングされて形成される。そし
て接続導電層上にシリコン窒化膜が形成される。そして
シリコン窒化膜を覆うようにシリコン酸化膜が形成され
る。そしてシリコン窒化膜の表面が露出するまでシリコ
ン酸化膜がエッチングされることにより、接続導電層の
真上に孔が形成される。
【００５４】本発明の他の局面に従う冗長回路を有する
半導体装置の製造方法は以下の工程を備えている。
【００５５】まず半導体基板の主表面に溶断除去されう
る接続導電層がパターニングされて形成される。そして
接続導電層上に第１の絶縁層が形成される。そして第１
の絶縁層上に第１の絶縁層と被エッチング特性の異なる
材料よりなる導電層がパターニングされて形成される。
そして導電層を覆うように導電層と被エッチング特性の
異なる材料よりなる第２の絶縁層が形成される。そして
導電層の一部表面が露出するまで第２の絶縁層をエッチ
ングして、その底壁が導電層の表面領域内に収まるよう
に第１の孔が形成される。そして第１の孔を通じて、パ
ターニングされた導電層の全体をエッチング除去するこ
とにより、第１の孔に通じ、かつ第１の孔よりも大きい
開口径を有する第２の孔が形成される。
【００５６】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法は以下の工程を備えてい
る。
【００５７】まず半導体基板の主表面上に溶断除去され
うる接続導電層がパターニングされて形成される。そし
て接続導電層上に第１の絶縁層が形成される。そして第
１の絶縁層上に第１の絶縁層と被エッチング特性の異な
る材料よりなる導電層が形成形成される。そして導電層
を覆うように導電層と被エッチング特性の異なる材料よ
りなる第２の絶縁層が形成される。そして導電層の一部
表面が露出するまで第２の絶縁層をエッチングして第１
の孔が形成される。そして第１の孔を通じて第１の絶縁
層の表面が露出するまで導電層をエッチングして、第１
の孔に連通し、かつ導電層の側面をその側壁から露出す
る第２の孔が形成される。そして第１および第２の孔の
内壁面を覆うように第３の絶縁層が形成される。そして
第２の孔の底壁が露出するまで第３の絶縁層を異方的に
エッチングすることにより、第２の孔の側壁において露
出する導電層の側面を覆うように側壁絶縁層が形成され
る。
【００５８】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法は以下の工程を備えてい
る。
【００５９】まず半導体基板の主表面上に溶断除去され
うる接続導電層がパターニングされて形成される。そし
て接続導電層を覆うように第１の絶縁層が形成される。
そして第１の絶縁層と被エッチング特性の異なる材料か
らなるエッチングストッパ層が接続導電層の真上に位置
するように第１の絶縁層上に形成される。そして第１の
絶縁層上にエッチングストッパ層と被エッチング特性の
異なる材料からなる第２の絶縁層が形成されることによ
り、エッチングストッパ層の周囲および上方が第１の絶
縁層により覆われる。そしてエッチングストッパ層の周
囲および上方に位置する第１の絶縁層をエッチングする
ことにより、エッチングストッパ層の上部表面および側
壁面と第１の絶縁層の一部表面とを露出させ、かつエッ
チングストッパ層をマスクとして、露出する第１の絶縁
層をエッチングして、第１および第２の絶縁層に孔が形
成される。そして孔を通じてエッチングストッパ層がエ
ッチング除去される。
【００６０】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法は以下の工程を備えてい
る。
【００６１】まず半導体基板の主表面上に溶断除去され
うる接続導電層がパターニングされて形成される。そし
て接続導電層を覆うように半導体基板の主表面上に第１
の絶縁層が形成される。そして接続導電層の表面が露出
するまで第１の絶縁層をエッチングすることにより、第
１の絶縁層に孔が形成される。そして露出する接続導電
層の表面を覆うように第２の絶縁層が形成される。
【００６２】
【作用】本発明の一の局面に従う冗長回路を有する半導
体装置の製造方法では、ヒューズ素子となる接続導電層
上にシリコン窒化膜とシリコン酸化膜とが積層して形成
される。窒化膜とシリコン酸化膜とはエッチング条件を
選択することにより、大きなエッチング選択比を確保す
ることができる。よって、窒化膜の表面が露出するまで
シリコン酸化膜をエッチングしても、ほとんどシリコン
窒化膜はエッチングされない。それゆえ、シリコン窒化
膜の膜厚を所望の値とすることで、容易に接続導電層上
の絶縁層の膜厚を制御することができる。
【００６３】上記方法により製造される本発明の一の局
面に従う冗長回路を有する半導体装置では、接続導電層
上にシリコン窒化膜が形成されている。このシリコン窒
化膜はシリコン酸化膜に比較して耐湿性に優れた材料で
ある。このため、上方から浸入した水分はシリコン窒化
膜によりその進行を妨げられ、接続導電層に達し難くな
る。よって、接続導電層は水分によって腐食し難くな
り、電気的接続の信頼性が向上する。また、接続導電層
が切断された後に、切断された接続導電層間が水分によ
って短絡されて導通状態となることも防止できる。
【００６４】本発明の他の局面に従う冗長回路を有する
半導体装置の製造方法では、ヒューズ素子となる接続導
電層上に第１の絶縁層と導電層とが積層して形成され
る。シリコン窒化膜とシリコン酸化膜の２層構造とした
ため、エッチング条件を選択することにより、この２層
間で大きなエッチング選択比を確保することができる。
よって、第１の絶縁層の表面が露出するまで導電層をエ
ッチング除去しても、ほとんど第１の絶縁層はエッチン
グされない。それゆえ、第１の絶縁層の膜厚を所望の値
とすることで、容易に接続導電層上の絶縁層の膜厚を制
御することができる。
【００６５】また、この方法によれば、第２の孔を形成
する際にパターニングされた導電層の全体がエッチング
除去される。導電層の全体を除去せず、一部のみを除去
し、その他を残存させるようにして第２の孔を形成する
ことも考えられる。しかしこの場合、接続導電層を切断
する際に生じる滓よって、残存する導電層と切断された
接続導電層とが導通状態になるおそれがある。このよう
な場合には、残存する導電層によって切断された接続導
電層間が短絡されてしまうおそれが生じる。すなわち、
切断されて非導通状態とされているにもかかわらず、切
断された接続導電層は、残存する導電層によって互いに
短絡されてしまう。
【００６６】しかし、本発明では導電層全体を除去して
しまうため、導電層は残存せず、残存する導電層により
接続導電層間が短絡されることは防止される。
【００６７】上記方法により製造される本発明の他の局
面に従う冗長回路を有する半導体装置では、孔の底壁の
径が開口端の開口径よりも大きい。孔をこのような構成
としたことで、高集積化を考慮してもヒューズ切断時に
形成されるクレータの開口径よりも大きい径に孔の底壁
を設計することも可能となる。これにより、クレータの
開口径は孔の底壁内に収まる。よって、クレータは孔の
底壁に達するのみで絶縁層の上部表面にまで達しない。
それゆえ、仮に絶縁層の上部表面に配線層が形成されて
いた場合でも、クレータが配線層に達することはない。
したがって、クレータによって配線層が損傷・断線され
ることは防止される。
【００６８】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法では、ヒューズ素子となる
接続導電層上に第１の絶縁層と導電層とが積層して形成
される。第１の絶縁層と導電層との２層構造としたた
め、エッチング条件を選択することにより、この２層間
で大きなエッチング選択比を確保することができる。よ
って、第１の絶縁膜の表面が露出するまで導電層をエッ
チングしても、ほとんど第１の絶縁層はエッチングされ
ない。それゆえ、第１の絶縁層の膜厚を所望の値とする
ことで、容易に接続導電層上の絶縁層の膜厚を制御する
ことができる。
【００６９】上記方法により製造される本発明のさらに
他の局面に従う冗長回路を有する半導体装置では、側壁
絶縁層により孔の側壁に面する導電層の表面が覆われて
いる。このため、導電層の表面が、接続導電層の切断時
に露出することはない。よって、接続導電層の接続断時
に飛散った接続導電層の滓により接続導電層と導電層と
が電気的に接続されることはない。それゆえ、切断され
た接続導電層間が導電層と接続導電層の滓とにより短絡
されることは防止される。
【００７０】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法では、ヒューズ素子となる
接続導電層上に第１の絶縁層とエッチングストッパ層と
が積層して形成される。第１の絶縁層とエッチングスト
ッパ層との２層構造としたため、エッチング条件を選択
することにより、この２層間において大きなエッチング
選択比を確保することができる。よって、第１の絶縁膜
の表面が露出するまでエッチングストッパ層をエッチン
グしても、ほとんど第１の絶縁層はエッチングされな
い。それゆえ、第１の絶縁層の膜厚を所望の値とするこ
とで、容易に接続導電上の絶縁層の膜厚を制御すること
ができる。
【００７１】上記方法により製造される本発明のさらに
他の局面に従う冗長回路を有する半導体装置では、レー
ザビーム照射時のエネルギの損失を考慮するとレーザビ
ームを照射する部分の絶縁層の膜厚は大きい方がよい。
一方、接続導電層の接続断時に絶縁層を吹飛ばす必要が
あることを考慮すると、接続導電層周辺の絶縁層の膜厚
は小さい方がよい。そこで、レーザビームを照射する部
分（凸部）の膜厚を大きくし、かつその凸部を取囲む部
分（凹部）の膜厚を小さくすることで、レーザビームの
エネルギ損失を抑え、かつ接続導電層上の絶縁層を吹飛
ばしやすくしている。つまり、孔の底壁をこのように構
成することで、接続導電層の接続断時におけるエネルギ
の省力化を図ることができる。
【００７２】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法では、接続導電上に第２の
絶縁層を形成することで、接続導電層上の絶縁層の膜厚
を制御している。この第２の絶縁層を形成する方法に
は、たとえばＣＶＤ法などがあるが、このような方法は
一般にエッチングよりも制御性は良好である。よって、
容易に接続導電層上の絶縁層の膜厚を制御することが可
能となる。上記方法により製造される本発明のさらに他
の局面に従う冗長回路を有する半導体装置では、接続導
電層上の絶縁層の膜厚が所定の膜厚の範囲内にある。こ
のため、接続導電層の良好な切断を行なうことが可能と
なる。
【００７３】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
【００７４】実施例１ 図１（ａ）は、本発明の第１の実施例における半導体装
置の構成を概略的に示す断面図である。また図１（ｂ）
は、図１（ａ）のＢ1 −Ｂ1 線に沿う概略断面図であ
る。
【００７５】図１（ａ）、（ｂ）を参照して、ｐ型半導
体基板１上にたとえば素子分離酸化膜をなす絶縁層３が
形成されている。また絶縁層３の表面上には、ヒューズ
素子となるパターニングされた接続導電層５がたとえば
多結晶シリコンにより形成されている。また接続導電層
５を覆うように、たとえばシリコン酸化膜よりなる絶縁
層７が形成されている。絶縁層７の表面上には、パター
ニングされたシリコン窒化膜９が形成されている。この
シリコン窒化膜９上には、シリコン酸化膜１１が形成さ
れている。このシリコン酸化膜１１には、シリコン窒化
膜９の一部表面を露出する孔１１ａが形成されている。
この孔１１ａは、接続導電層５の真上に位置している。
【００７６】次に、本実施例の半導体装置の製造方法に
ついて説明する。図２〜図４は、本発明の第１の実施例
における半導体装置の製造方法を工程順に示す図１
（ａ）に対応する概略断面図である。まず図２を参照し
て、ｐ型半導体基板１の表面上にたとえば素子分離酸化
膜よりなる絶縁層３が形成される。この絶縁層３上に、
たとえば多結晶シリコン層５が形成される。この多結晶
シリコン層５は、フォトリソグラフィ技術、エッチング
技術によりパターニングされ、各素子（図示せず）間を
接続する接続導電層５となる。
【００７７】この接続導電層５を覆うように、たとえば
シリコン酸化膜よりなる絶縁層７がＣＶＤ（Chemical V
apor Deposition ）法などにより形成される。このシリ
コン酸化膜７上に、シリコン窒化膜９がたとえばＣＶＤ
法により形成される。この後、シリコン窒化膜９は、フ
ォトリソグラフィ技術、エッチング技術により所望の形
状にパターニングされる。このシリコン窒化膜９を覆う
ようにシリコン酸化膜１１がたとえばＣＶＤ法により形
成される。
【００７８】図３を参照して、シリコン酸化膜１１上
に、所望の形状を有するレジストパターン２５が形成さ
れる。このレジストパターン２５をマスクとしてシリコ
ン窒化膜９の表面が露出するまで絶縁層１１に異方性エ
ッチングが施される。
【００７９】なお、絶縁層１１がたとえばシリコン酸化
膜の場合には、このエッチングは、たとえば平行平板型
エッチング装置を用い、エッチングガス流量比ＣＨＦ3
／Ａｒ＝１：１０程度、圧力１０〜１００ｍＴｏｒｒ、
ＲＦ出力３００〜７００Ｗにより行なわれる。この条件
下におけるシリコン酸化膜とシリコン窒化膜の選択比は
３以上である。
【００８０】図４を参照して、このエッチングにより、
シリコン窒化膜９の一部表面を露出し、かつ接続導電層
５の真上に位置する孔１１ａが絶縁層１１に形成され
る。この後、フォトレジスト２５が除去されて図１
（ａ）に示す半導体装置が完成する。
【００８１】次に、本実施例における半導体装置のレー
ザブローの動作について説明する。図５、図６は、本発
明の第１の実施例における半導体装置のレーザブローの
動作を工程順に示す概略断面図である。図５を参照し
て、接続導電層５の真上に位置するシリコン窒化膜９に
孔１１ａを通じてレーザビーム２０が照射される。この
レーザビーム２０は、シリコン窒化膜９と絶縁層７とを
透過して接続導電層５に到達する。これによって、接続
導電層５付近で圧力上昇が生じ、接続導電層５上の絶縁
層７とシリコン窒化膜９とが吹飛ばされる。
【００８２】図６を参照して、このシリコン窒化膜９と
絶縁層７との吹飛ばしによりクレータ１５が生ずる。こ
れにより、接続導電層５が切断される。
【００８３】本実施例の半導体装置の製造方法では、図
２に示すように接続導電層５上にシリコン窒化膜９とシ
リコン酸化膜１１とが積層して形成される。シリコン窒
化膜９とシリコン酸化膜１１との２層構造としたため、
エッチング条件を選択することにより、この２層９、１
１間で３以上の大きなエッチング選択比を確保すること
ができる。よって、図４に示すプロセスでシリコン窒化
膜９の表面が露出するまでシリコン酸化膜１１をエッチ
ングしても、ほとんどシリコン窒化膜９はこのエッチン
グにより除去されることはない。それゆえ、シリコン窒
化膜９とその下層の絶縁層７との膜厚ｄ1 を所望の膜厚
（たとえば５０００Å）とすることで、容易に接続導電
層５上の絶縁層（絶縁層７とシリコン窒化膜９）の膜厚
を制御することができる。これにより、レーザブローに
適した膜厚を得ることができるため、電気的接続の信頼
性が高く、かつ冗長回路との置換を正常に行うことので
きる半導体装置を得ることができる。
【００８４】また、図７に示すように、最上層には、パ
ッド部となる電極層１７を露出するようにパッシベーシ
ョン膜１９が形成されている。このパッシベーション膜
１９は、通常耐湿性の高い材料よりなり、素子内への水
分の浸入を防止する役割をなしている。
【００８５】ところが、本実施例のように接続導電層上
に孔１１ａを設けた場合、孔１１ａの角部Ｐ1 において
パッシベーション膜１９の膜厚が薄くなる。このため、
この角部Ｐ1 から水分が浸入しやすくなる。
【００８６】仮に水分が浸入し、接続導電層５に達した
場合には、接続導電層５が腐食し、それにより断線など
の生じるおそれがある。
【００８７】本実施例の半導体装置では、接続導電層５
上に絶縁層７とシリコン窒化膜９とが積層されている。
このシリコン窒化膜９はシリコン酸化膜などに比較して
耐湿性に優れている。このため、水分はシリコン窒化膜
９内を通過する経路ＣB では接続導電層５に達しにく
い。よって、水分が接続導電層５に達する経路は主にシ
リコン窒化膜９を回避した経路ＣA となる。すなわち、
シリコン窒化膜９を設けたことにより、水分が接続導電
層５に達するにはシリコン窒化膜９を回り込む必要が生
じる。それゆえ、水分が接続導電層５に達する経路が長
くなり、水分が接続導電層５に達し難くなる。したがっ
て、接続導電層５が水分などで腐食などして断線などを
生じることが防止される。
【００８８】また、シリコン窒化膜９を設けない場合に
は、水分が浸入しやすい。このため、浸入した水分によ
り切断された接続導電層５間が短絡されるおそれがあ
る。
【００８９】しかし、本実施例では上述したようにシリ
コン窒化膜９を設け、接続導電層５側へ水分が達し難く
している。このため、図６に示すように切断部Ｐ2 に水
分がたまりにくくなり、切断された接続導電層５間が水
分により短絡されることは防止される。
【００９０】さらに、本実施例では、図５で示すよう
に、レーザビーム２０はシリコン窒化膜９に照射され
る。このシリコン窒化膜９は、その膜厚が１０００Å以
上の場合には、レーザに用いる赤外線帯域の波長で３０
％の反射率を有している。これに対して、シリコン酸化
膜の反射率は、下地のヒューズまでの膜厚に依存して周
期的に変化する。このため、シリコン酸化膜の反射率を
所望の値に設定することは容易ではない。また多結晶シ
リコンの反射率は６０％程度であり、シリコン窒化膜の
反射率よりも高い。このように反射率が高い場合には、
レーザビーム２０が接続導電層５側へ透過しにくくな
り、多量のエネルギを消耗することとなる。
【００９１】このように本実施例では、シリコン窒化膜
９を設け、シリコン窒化膜９にレーザビーム２０を照射
することとしたため、反射率の制御性が良好で、かつエ
ネルギの省力化を図ることができる。
【００９２】実施例２ 図８は本発明の第２の実施例における半導体装置の構成
を概略的に示す断面図である。図８を参照して、ｐ型半
導体基板１の表面上に絶縁層３が形成されている。絶縁
層３の表面上には、ヒューズ素子となるパターニングさ
れた接続導電層５が、たとえば多結晶シリコンにより形
成されている。この接続導電層５を覆うように絶縁層７
がたとえばシリコン酸化膜により形成されている。この
シリコン酸化膜７上にたとえばシリコン酸化膜よりなる
絶縁層１０９が形成されている。この絶縁層１０９に
は、接続導電層５の真上に孔１１１ａが形成されてい
る。この孔１１１ａは、第１の孔１１１ｂと第２の孔１
１１ｃとにより構成されている。
【００９３】第１の孔１１１ｂは、絶縁層１０９の上部
表面側に位置し、かつ第１の開口径Ｌ1 を有している。
また第２の孔１１１ｃは、接続導電層５側に第１の孔１
１１ｂと連通するように形成されており、かつ第１の径
より大きい第２の径を有している。
【００９４】孔１１１ａからは、絶縁層７の一部表面が
露出している。次に、本実施例の半導体装置の製造方法
について説明する。
【００９５】図９〜図１２は、本発明の第２の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図９を参照して、ｐ型シリコン基板１の表
面上にたとえば素子分離酸化膜よりなる絶縁層３が形成
される。この絶縁層３上にたとえば多結晶シリコンより
なる接続導電層５が所望の形状にパターニングされて形
成される。この接続導電層５を覆うようにたとえばシリ
コン酸化膜よりなる絶縁層７がＣＶＤ法などにより形成
される。この絶縁層７と被エッチング特性の異なる材料
よりなる導電層１０９が所望の形状にパターニングされ
て形成される。この導電層１０９は、たとえば不純物が
注入された多結晶シリコンより形成される。この導電層
１０９を覆うように導電層１０９と被エッチング特性の
異なる、たとえばシリコン酸化膜よりなる絶縁層１１１
が形成される。
【００９６】図１０を参照して、絶縁層１１１の表面上
に所望の形状を有するレジストパターン２５が形成され
る。このレジストパターン２５をマスクとして、導電層
１０９の表面が露出するまで絶縁層１１１に異方性エッ
チングが施される。
【００９７】図１１を参照して、このエッチングによ
り、導電層１０９の一部表面を露出し、かつ接続導電層
５の真上に位置する孔１１１ｂが絶縁層１１１に形成さ
れる。この後、孔１１１ｂを通じて導電層１０９に等方
性エッチングが施される。
【００９８】図１２を参照して、この等方性エッチング
により、パターニングされた導電層１０９の全体がエッ
チング除去される。この際、導電層１０９は、絶縁層
７、１１１に対して被エッチング特性の異なる材料より
なっている。それゆえ、導電層１０９と絶縁層７、１１
１とのエッチング選択比を大きく確保することで、導電
層１０９のエッチング時における絶縁層７、１１１のエ
ッチング除去を防止できる。よって、絶縁層７は、導電
層１１０のエッチングによりほとんど膜減りすることは
ない。この後、レジストパターン２５が除去されて、図
８に示す本実施例の半導体装置が完成する。
【００９９】次に、本実施例におけるヒューズブローの
動作について説明する。図１３、図１４は、本発明の第
２の実施例における半導体装置のヒューズブローの動作
を工程順に示す概略断面図ある。まず図１３を参照し
て、接続導電層５の真上に位置する絶縁層７に孔１１１
ａを通じてレーザビーム２０が照射される。このレーザ
ビーム２０は、絶縁層７を透過して接続導電層５に到達
する。これにより、接続導電層５の付近で圧力上昇が生
じ、絶縁層７が吹飛ばされる。
【０１００】図１４を参照して、この絶縁層７の吹飛ば
しによりクレータ１５が生ずる。また、接続導電層５は
切断される。
【０１０１】本実施例の半導体装置の製造方法において
は、接続導電層上に互いに被エッチング特性の異なる絶
縁層７と導電層１０９とが積層して形成される。このた
め、第１の実施例と同様、導電層１０９をエッチング除
去しても、絶縁層７はほとんどエッチングされない。そ
れゆえ、絶縁層７の膜厚ｄ2 を所望の値とすることで、
容易に接続導電層上の絶縁層の膜厚ｄ2 を、たとえば５
０００Åに制御することができる。これにより、ヒュー
ズブローに適した膜厚を得ることができるため、電気的
接続の信頼性が高く、かつ冗長回路との置換を正常に行
なうことのできる半導体装置を得ることができる。
【０１０２】また、本実施例では図１１、図１２に示す
プロセスで孔１１１ｂを通じて導電層１０９の全体が等
方性エッチングにより除去される。
【０１０３】仮に、図１１に示すプロセスにおいて、孔
１１１ｂを通じて導電層１０９に異方性エッチングを施
した場合、以下に述べる弊害が生ずる。
【０１０４】図１５は、導電層１０９に異方性エッチン
グを施した場合の弊害を説明するための図である。図１
５を参照して、導電層１０９に異方性エッチングを施し
た場合、導電層１０９は孔１１１ａの側壁を取囲むよう
に残存されることとなる。また、導電層１０９は、孔１
１１ａの側壁において露出する。この状態で、接続導電
層５が切断された場合、接続断時における接続導電層５
の滓が接続導電層５と導電層１０９との間の領域Ｐ1 、
Ｐ2 に付着するおそれがある。
【０１０５】図１６は、図１５の矢印Ｙ方向から見た概
略平面図である。図１６を参照して、領域Ｐ1 、Ｐ2 の
双方に接続導電層５の滓が付着した場合、滓が切断され
た接続導電層５と残存された導電層１０９とを接続す
る。これにより、切断された接続導電層５間が残存され
た導電層１０９により電気的に接続、すなわち短絡され
てしまう。
【０１０６】このように、エッチングストッパとして用
いた導電層１０９のすべてを除去しない場合には、ヒュ
ーズ素子となる接続導電層５を切断したにもかかわらず
切断された接続導電層５間が電気的に接続されてしまう
という不都合を生じる。
【０１０７】これに対して、本実施例の半導体装置の製
造方法では、エッチングストッパとして用いた導電層１
０９をウェットエッチングにより完全に除去する。この
ため、残存された導電層１０９により、切断された接続
導電層５間が電気的に短絡されることはない。
【０１０８】また、図１７を参照して、孔１１ｂの深さ
方向の開口径が従来のようにほぼ同一の場合、集積度が
向上されて孔１１ｂの径Ｌ3 が小さく設計されると、接
続導電層５の切断時に生じるクレータ１２５は、孔１１
ｂの底壁内に収まらないおそれがある。すなわち、図１
８に示すようにクレータ１２５が絶縁層１３１の上部表
面にまで達するおそれがある。一般に、絶縁層１３１上
には複数本のアルミニウム配線層３０が形成されてい
る。このため、クレータ１２５が絶縁層１３１の上部表
面にまで達した場合、アルミニウム配線層３０が損傷も
しくは断線するおそれがある。
【０１０９】これに対して、本実施例では、図１９に示
すように孔１１１ａは、第１の孔１１１ｂと第２の孔１
１１ｃとからなっている。第２の孔１１１ｃは、第１の
孔１１１ｂの開口径Ｌ1 よりも大きい開口径Ｌ2 を有し
ている。このため、高集積化により第１の孔１１１ｂの
開口径Ｌ1 が小さく設計されても、図２０に示すように
クレータ１５の開口部が第２の孔１１１ｃの底壁内に収
まるように第２の孔１１１ｃの開口径を設計することが
できる。よって、クレータ１５は絶縁層１１１の上部表
面まで達せず、アルミニウム配線層３０の損傷や断線を
防止することができる。
【０１１０】また、本実施例では、図１２に示すプロセ
スの後、レジストパターン２５を残したままさらに絶縁
層７に異方性エッチングを施してもよい。この場合、エ
ッチングを施した後の状態は、図２１に示すようにな
る。
【０１１１】図２１を参照して、この場合、絶縁層７の
エッチング量ｄ31は、非常に少ない量である。このた
め、このエッチングによるばらつきも非常に小さくな
る。ゆえに、接続導電層５上の絶縁層７の膜厚ｄ32は制
御性よく得ることができる。
【０１１２】またヒューズブローの動作については、図
２２に示すように、孔１１１ａ１を通じて接続導電層５
の真上に位置する絶縁層７にレーザビーム２０が照射さ
れる。
【０１１３】図２３を参照して、このレーザビームの照
射により、絶縁層７が吹飛ばされるとともに接続導電層
５が気化し、クレータ１５が形成される。これにより、
接続導電層５が切断される。
【０１１４】実施例３ 図２４は、本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。図２４を参照して、
ｐ型シリコン基板１の表面上には、たとえば素子分離酸
化膜よりなる絶縁層３が形成されている。この絶縁層３
の表面上にはたとえば多結晶シリコンよりなる接続導電
層５が形成されている。この接続導電層５を覆うように
たとえばシリコン酸化膜よりなる絶縁層７が形成されて
いる。絶縁層７の表面上にはたとえばシリコン酸化膜よ
りなる絶縁層１１１が形成されている。
【０１１５】この絶縁層１１１には、絶縁層７の表面に
達する孔１１１ｅが形成されている。この孔１１１ｅの
側壁面に面する表面を有し、かつ孔１１１ｅの周側面を
取囲むように導電層１０９ａが絶縁層７の上部表面に接
して形成されている。孔１１１ｅに面する導電層１０９
ａの表面を覆うように絶縁層７の一部表面上に、たとえ
ばシリコン窒化膜よりなる側壁絶縁層１１３ａが形成さ
れる。
【０１１６】次に、本実施例の半導体装置の製造方法に
ついて説明する。図２５、図２６は、本発明の第３の実
施例における半導体装置の製造方法を工程順に示す概略
断面図である。
【０１１７】まず、本実施例の製造方法は、第２の実施
例における図９〜図１１の工程を経る。図１１を参照し
て、孔１１１ｂを通じて導電層１０９に絶縁層７の表面
が露出するまで異方性エッチングが施される。
【０１１８】図２５を参照して、このエッチングによ
り、その底壁面において絶縁層７の一部表面が露出し、
かつその側壁面の底部において導電層１０９ａの表面が
露出する孔１１１ｅが形成される。この後、レジストパ
ターン２５が除去される。
【０１１９】図２６を参照して、孔１１１ｅの内壁面お
よび絶縁層１１１の表面全面を覆うようにたとえばシリ
コン窒化膜よりなる絶縁層１１３が、ＣＶＤ法などによ
り形成される。この絶縁層１１３の表面全面に、絶縁層
７の表面が露出するまで異方性エッチングが施される。
これにより、図２４に示すように孔１１１ｅの側壁面に
面する導電層１０９ａの表面を覆うように絶縁層７の一
部表面上に側壁絶縁層１１３ａが形成される。このよう
にして、第３の実施例における半導体装置が完成する。
【０１２０】次に、本実施例の半導体装置のヒューズブ
ローの動作について説明する。図２７、図２８は、本発
明の第３の実施例における半導体装置のヒューズブロー
を工程順に示した概略断面図である。まず図２７を参照
して、接続導電層５の真上に位置する絶縁層７に孔を通
じてレーザビーム２０が照射される。これにより、接続
導電層５付近で圧力上昇が生じ、絶縁層７が吹飛ばされ
る。
【０１２１】図２８を参照して、これにより、接続導電
層５の一部が気化するとともに絶縁層７が吹飛ばされて
クレータ１５が生じる。このようにして接続導電層５が
切断される。
【０１２２】本実施例の半導体装置の製造方法では、第
２の実施例と同様、接続導電層５の表面上に互いに被エ
ッチング特性の異なる材料よりなる絶縁層７と導電層１
０９とが積層して形成される。このため、導電層１０９
に絶縁層７の表面が露出するまで異方性エッチングを施
しても、絶縁層７はほとんどエッチング除去されること
はない。それゆえ、図２４に示すように絶縁層７は、絶
縁層７形成時の膜厚を維持できる。よって絶縁層７を、
その膜厚が５０００Åとなるように形成すれば、図２５
に示す導電層１０９のエッチングプロセスを経ても、接
続導電層５上の絶縁層の膜厚ｄ4 を約５０００Åに維持
することができる。これにより、ヒューズブローに適し
た膜厚を得ることができるため、電気的接続の信頼性が
高く、かつ冗長回路との置換を正常に行なうことのでき
る半導体装置を得ることができる。
【０１２３】また、本実施例の半導体装置では、残存さ
れる導電層１０９ａの表面を覆うように側壁絶縁層１１
３ａが形成されている。このため、ヒューズブロー時に
残存される導電層１０９ａの表面が露出することはな
い。よって、第２の実施例と同様、接続導電層５の切断
時に生じる滓によって、接続導電層５と残存される１０
９ａとが電気的に接続されることはない。したがって、
切断された接続導電層５が、残存される導電層１０９ａ
により短絡されることは防止される。
【０１２４】実施例４ 図２９は、本発明の第４の実施例における半導体装置の
構成を概略的に示す断面図である。図２９を参照して、
ｐ型シリコン基板１の表面上にたとえば素子分離酸化膜
よりなる絶縁層３が形成されている。この絶縁層３の表
面上に、たとえば多結晶シリコンよりなる接続導電層５
がパターニングされて形成されている。この接続導電層
５を覆うように、たとえばシリコン酸化膜よりなる絶縁
層７が形成されている。この絶縁層７の表面上に、たと
えばシリコン酸化膜よりなる絶縁層２１１が形成されて
いる。
【０１２５】この絶縁層２１１には、絶縁層７の一部表
面を露出する孔２１１ａが形成されている。この孔２１
１ａは、第１の孔２１１ｂと第２の孔２１１ｃとから構
成されている。第１の孔２１１ｂは、絶縁層２１１に設
けられている。また第２の孔２１１ｃは、第１の孔２１
１ｂと略同一の径を有して連通しており、絶縁層７に設
けられている。この孔２１１ａの底壁面において露出す
る絶縁層７の表面は、第１の壁部７ｂと第２の壁部７ｃ
とにより構成されている。第１の壁部７ｂは、第１の厚
みｄ5 を有している。第２の壁部７ｃは、第１の壁部７
ｂを取囲むように形成されており、かつ第１の厚みｄ5
より薄い第２の厚みｄ6 を有している。
【０１２６】次に、本実施例の製造方法について説明す
る。図３０〜図３３は、本発明の第４の実施例における
半導体装置の製造方法を工程順に示す概略断面図であ
る。まず図３０を参照して、半導体基板１の表面上にた
とえば素子分離酸化膜よりなる絶縁層３が形成される。
この絶縁層３の表面上にたとえば多結晶シリコンよりな
る接続導電層５がパターニングして形成される。
【０１２７】この接続導電層５の表面を覆うように、た
とえばシリコン酸化膜よりなる絶縁層７が形成される。
この絶縁層７の表面上に絶縁層７と被エッチング特性の
異なるエッチングストッパ層２０９がパターニングして
形成される。このエッチングストッパ層２０９はたとえ
ば多結晶シリコンにより形成される。このエッチングス
トッパ層２０９を覆うように、エッチングストッパ層２
０９と被エッチング特性の異なる材料よりなる、たとえ
ばシリコン酸化膜よりなる絶縁層２１１が形成される。
【０１２８】図３１を参照して、絶縁層３１１の表面上
には所望の形状を有するレジストパターン２５が形成さ
れる。このレジストパターン２５は、導電層２０９より
大きく導電層２０９を含む領域の真上にホールパターン
を有している。このレジストパターン２５をマスクとし
て絶縁層７、２１１に異方性エッチングが施される。
【０１２９】図３２を参照して、このエッチングでは、
まず絶縁層２１１が絶縁層７の表面が露出するまでエッ
チングされることにより第１の孔２１１ｂが形成され
る。この後、エッチングストッパ層２０９をマスクとし
て絶縁層７の表面がエッチング除去されて、第１の孔２
１１ｂに連通する第２の孔２１１ｃが形成される。この
第１および第２の孔２１１ｂ、２１１ｃにより孔２１１
ａが形成される。
【０１３０】このエッチングにおいて、絶縁層７、２１
１は同一材質よりなっているため、同一のエッチング速
度でエッチング除去される。これに対して、エッチング
ストッパ層２０９は、絶縁層７、２１１と異なる被エッ
チング特性を有する材料よりなっている。この場合、こ
のエッチングにおいてエッチングストッパ層２０９はほ
とんど除去されない。
【０１３１】この後、エッチングストッパ層２０９がエ
ッチング除去される。エッチングストッパ層２０９の除
去により、絶縁層７の第１の壁部７ｂが露出する。この
後、レジストパターン２５が除去されて図２９に示す本
実施例の半導体装置が完成する。
【０１３２】次に、本実施例のヒューズブローの動作に
ついて説明する。図３４、図３５は、本発明の第４の実
施例における半導体装置のヒューズブローの動作を工程
順に示す概略断面図である。まず図３４を参照して、第
１の壁部７ｂに孔２１１ａを通じてレーザビーム２０が
照射される。このレーザビームは、絶縁層７を透過して
接続導電層５に到達する。これにより、接続導電層５の
付近で圧力上昇が生じ、絶縁層７が吹飛ばされる。
【０１３３】図３５を参照して、これにより、接続導電
層５の一部が気化するとともに絶縁層７が吹飛ばされて
クレータ１５が生じる。このようにして接続導電層５が
切断される。
【０１３４】本実施例の半導体装置の製造方法では、第
１の実施例と同様、接続導電層５上に、互いに被エッチ
ング特性の異なる絶縁層７とエッチングストッパ層２０
９とが積層して形成される。このため、絶縁層７の表面
が露出するまでエッチングストッパ層２０９をエッチン
グしても、ほとんど絶縁層７はエッチング除去されな
い。それゆえ、絶縁層７を５０００Åの膜厚に形成すれ
ば、容易に接続導電層５上の絶縁層の膜厚ｄ5 を、約５
０００Åに維持することができる。これにより、ヒュー
ズブローに適した膜厚を得ることができるため、電気的
接続の信頼性が高く、かつ冗長回路との置換を正常に行
なうことのできる半導体装置を得ることができる。
【０１３５】また図３４を参照して、レーザビーム２０
が照射される領域において接続導電層５上の絶縁層７の
膜厚が小さいと、レーザビーム２０のエネルギが外気に
奪われてしまう。このため、接続導電層５が溶断される
に必要なエネルギが蓄積されにくくなる。よって、接続
導電層５を切断するには多大なエネルギが必要となり、
エネルギの省力化を図ることができない。
【０１３６】このように切断に必要なエネルギの蓄積を
考慮すると、レーザビーム２０が照射される領域では接
続導電層５上の絶縁層７の膜厚は大きい方がよい。
【０１３７】一方、絶縁層７を吹飛ばすには、まず接続
導電層５から絶縁層７の上部表面までクラックが延びる
必要がある。ところが、絶縁層７の膜厚が大きくなる
と、そのクラックの延びる距離も長くなる。クラックを
長く延ばすためには、大きなエネルギを与える必要があ
り、それゆえ、絶縁層７の膜厚が大きくなった場合、多
量のエネルギが必要となる。
【０１３８】このように切断時のクラックの進行を考慮
すると、接続導電層５上の絶縁層７の膜厚は小さい方が
よい。
【０１３９】本実施例の半導体装置では、レーザビーム
２０が照射される部分（凸部）７ｂの膜厚を大きくし、
かつその凸部を取囲む部分（凹部）７ｃの膜厚を小さく
している。レーザビーム２０が照射される部分（凸部分
７ｂ）は、その膜厚が比較的大きいためレーザビーム２
０のエネルギの損失は抑えられる。かつ、切断時におい
てクラックが延びる部分（凹部７ｃ）は、その膜厚が比
較的小さいため、クラックの延びる距離が小さい。この
ため、接続導電層５の切断時におけるエネルギの省力化
を図ることが可能となる。
【０１４０】実施例５ 図３６（ａ）は、本発明の第５の実施例における半導体
装置の構成を概略的に示す断面図であり、図３６（ｂ）
は、図３６（ａ）のＢ5 −Ｂ5 線に沿う概略断面図であ
る。
【０１４１】図３６（ａ）、（ｂ）を参照して、半導体
基板１の表面上にたとえば素子分離酸化膜よりなる絶縁
層３が形成されている。この絶縁層３の表面上にたとえ
ば多結晶シリコンよりなる接続導電層５がパターニング
されて形成されている。この接続導電層５上にたとえば
シリコン酸化膜よりなる絶縁層３１１が形成されてい
る。この絶縁層３１１には、孔３１１ａが形成されてい
る。
【０１４２】この孔３１１ａの底壁において接続導電層
５の上部表面および一部側面が突出している。この孔３
１１ａの底壁において突出する接続導電層５を覆うよう
に、孔３１１ａの内壁面および絶縁層３１１の表面全面
にたとえばシリコン酸化膜よりなる絶縁層３１３が５０
００Å程度の膜厚で形成されている。
【０１４３】次に、本実施例の半導体装置の製造方法に
ついて説明する。図３７、図３８は、本発明の第５の実
施例における半導体装置の製造方法を工程順に示す概略
断面図である。なお、図３７（ａ）と図３８（ａ）と
は、図３６（ａ）の断面に相当し、かつ図３７（ｂ）と
図３８（ｂ）とは、図３６（ｂ）の断面に相当する。
【０１４４】まず図３７（ａ）、（ｂ）を参照して、ｐ
型半導体基板１の表面上に、たとえば素子分離酸化膜よ
りなる絶縁層３が形成される。この絶縁層３の表面上
に、たとえば多結晶シリコンよりなる接続導電層がパタ
ーニングして形成される。この接続導電層５を覆うよう
に、たとえばシリコン酸化膜よりなる絶縁層３１１が形
成される。
【０１４５】図３８を参照して、絶縁層３１１の表面上
に所望の形状を有するレジストパターン２５が形成され
る。このレジストパターン２５をマスクとして絶縁層３
１１に異方性エッチング施される。この異方性エッチン
グは、少なくとも接続導電層５の上部表面を露出するよ
うに施されればよい。この後、レジストパターン２５が
除去され、接続導電層５上を覆うように、孔３１１ａの
内壁面および絶縁層３０１の表面全面にシリコン酸化膜
３１３が５０００Å程度の膜厚で形成される。これによ
り図３６（ａ）、（ｂ）に示す半導体装置が完成する。
【０１４６】次に、本実施例のヒューズブローの動作に
ついて説明する。図３９と図４０は、本発明の第５の実
施例における半導体装置のヒューズブローの動作を工程
順に示す概略断面図である。なお、３９（ａ）と図４０
（ａ）とは、図３６（ａ）の断面に相当し、図３９
（ｂ）と図４０（ｂ）とは図３６（ｂ）の断面に相当す
る。
【０１４７】まず図３９（ａ）、（ｂ）を参照して、接
続導電層５の真上に位置する絶縁層３１３にレーザビー
ム２０が照射される。このレーザビーム２０は、絶縁層
３１３を透過して接続導電層５に到達する。これによ
り、接続導電層５付近で圧力上昇が生じ、絶縁層３１３
が吹飛ばされる。
【０１４８】図４０（ａ）、（ｂ）を参照して、これに
より、接続導電層５の一部が気化し、絶縁層３１３が吹
飛ばされてクレータ１５が生ずる。このようにして接続
導電層５が切断される。
【０１４９】本実施例の半導体装置の製造方法では、孔
３１１ａの底壁において接続導電層５の上部表面を露出
させた後に、接続導電層５上に絶縁層３１３を形成する
ことで接続導電層５上の絶縁層３１３の膜厚を制御して
いる。
【０１５０】この方法によれば、まず孔３１１ａの底壁
において接続導電層５の上部表面を露出させるよう絶縁
層３１１をエッチングする必要がある。このエッチング
では、接続導電層５の上部表面が露出すればよく、接続
導電層５の側壁が露出するか否かは問題ではない。よっ
て、このエッチングにおけるエッチング量の管理は極め
て容易である。
【０１５１】また、接続導電層５の露出した上部表面上
にＣＶＤ法などにより所定の膜厚で絶縁層３１３が形成
される。このＣＶＤ法などでの膜厚形成量（厚み）の管
理は、エッチング量の管理より容易である。すなわち、
ＣＶＤ法などで１０００Åの膜厚で膜を形成する場合の
膜厚のばらつきは、１０００Åの膜厚をエッチングする
場合のエッチング量のばらつきよりも小さい。このた
め、従来例のようにエッチングにより接続導電層５０５
上の絶縁層５１１の膜厚ｄ20を制御するよりも、ＣＶＤ
法などで絶縁層３１３を形成することにより、接続導電
層５上の絶縁層３１３の膜厚を制御する方が容易であ
る。
【０１５２】また、従来例のようにエッチングで膜厚ｄ
20を制御する場合、絶縁層５１１の膜厚が厚くなれば、
エッチング量が大きくなり、ばらつきも大きくなる。こ
れに対して、本実施例では、ヒューズブローに好ましい
所定の膜厚だけ接続導電層５上に絶縁層３１３が形成さ
れればよい。この点からも、従来例と比較して本実施例
では接続導電層上の絶縁層の膜厚制御が容易である。
【０１５３】本実施例の半導体装置では、接続導電層５
上の絶縁層３１３の膜厚が所定の膜厚を有するため、正
常なヒューズブローを行なうことが可能である。
【０１５４】また、本実施例の半導体装置では、絶縁層
３１３にシリコン窒化膜よりも寄生容量が小さくなる材
料を用いることで、以下に述べる顕著な効果を奏する。
【０１５５】図４１は、本実施例の半導体装置の構成か
ら絶縁層３１３を省略した場合の構成を示す概略断面図
である。また図４１（ｂ）は、図４（ａ）の矢印Ｂ51−
Ｂ51線に沿う概略断面図である。図４１（ａ）、（ｂ）
を参照して、一般にパッシベーション膜１９には、シリ
コン窒化膜などが用いられる。このため、図３６（ｂ）
に示す構成から絶縁層３１３が省略された場合、シリコ
ン窒化膜１９と接続導電層５とが直接接することとな
る。このシリコン窒化膜１９は、接続導電層５のような
導電層と接すると、接続導電層５との間で寄生容量を生
じやすい材料である。このように寄生容量が生じた場合
には、接続導電層５内を移動する電荷の一部が寄生容量
を構成すべく、接続導電層５とシリコン窒化膜１９との
接触部近傍で停止してしまう。すなわち、寄生容量が生
じることにより、接続導電層５内を移動する電荷などの
数が減ってしまい、次段の素子へ送られる信号が弱いも
のとなる。結果として、次段の素子において信号を判別
などできない場合が生じてしまう。
【０１５６】これに対して、本実施例の半導体装置で
は、図４２（ａ）、（ｂ）に示すように、接続導電層５
を覆うように絶縁層３１３が形成されている。すなわ
ち、接続導電層５とパッシベーション膜１９との間には
絶縁層３１３が介在している。このため、絶縁層３１３
に、パッシベーション膜１９に用いられるシリコン窒化
膜よりも寄生容量が小さくなる材料を用いることで、上
記の接続導電層５との間で生じる寄生容量を低減するこ
とができる。したがって、上述した寄生容量に起因する
弊害は抑制される。
【０１５７】
【発明の効果】本発明の一の局面に従う冗長回路を有す
る半導体装置の製造方法では、接続導電層の真上に互い
に被エッチング特性の異なる材料よりなる膜が積層して
形成される。このため、接続導電層上の絶縁層の膜厚を
制御することが容易である。
【０１５８】また、上記方法により製造される本発明の
一の局面に従う冗長回路を有する半導体装置では、接続
導電層の真上にシリコン窒化膜が形成されているため、
接続導電層が水分によって腐食することは防止され、電
気的接続の信頼性が向上する。また、切断された接続導
電層間が水分によって短絡されることも防止される。
【０１５９】本発明の他の局面に従う冗長回路を有する
半導体装置の製造方法では、上述した一の局面に従う半
導体装置の製造方法と同様、接続導電層上の絶縁層の膜
厚を容易に制御することができる。
【０１６０】また、エッチングストッパ層として用いら
れた導電層の全体が除去されるため、接続導電層の接続
断時において導電層が残存することはない。よって、残
存する導電層によって切断された接続導電層間が短絡さ
れるおそれはなくなる。
【０１６１】上記方法により製造される本発明の他の局
面に従う半導体装置では、接続導電層の真上に位置する
孔の底壁の開口径が孔の開口端側の開口径よりも大き
い。このため、接続導電層接続断時に生じるクレータが
配線層を損傷・断線することは防止される。
【０１６２】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法では、上述した本発明の一
の局面に従う製造方法と同様、接続導電層上の絶縁層の
膜厚を制御することが容易である。
【０１６３】上記方法により製造される本発明のさらに
他の局面に従う冗長回路を有する半導体装置では、側壁
絶縁層により孔の側壁に面する導電層の表面が覆われて
いる。このため、切断された接続導電層間が導電層によ
り短絡されることは防止される。
【０１６４】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法では、レーザビームが照射
される凸部の膜厚は比較的大きく、かつ凸部を取囲む凹
部の膜厚は比較的小さい。このため、接続導電層の接続
断時においてエネルギの省力化を図ることができる。
【０１６５】本発明のさらに他の局面に従う冗長回路を
有する半導体装置の製造方法では、接続導電層上に第２
の絶縁層を形成することで接続導電層上の絶縁層の膜厚
を制御している。よって、容易に接続導電層上の絶縁層
までの膜厚を制御することができる。
【０１６６】上記方法により製造される本発明のさらに
他の局面に従う冗長回路を有する半導体装置では、接続
導電層の良好な切断が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置のヒ
ューズブローの動作の第１工程を示す概略断面図であ
る。
【図６】本発明の第１の実施例における半導体装置のヒ
ューズブローの動作の第２工程を示す概略断面図であ
る。
【図７】本発明の第１の実施例における特有の作用効果
を説明するための概略断面図である。
【図８】本発明の第２の実施例における半導体装置の構
成を概略的に示す断面図である。
【図９】本発明の第２の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
【図１０】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図１１】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図１２】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図１３】本発明の第２の実施例における半導体装置の
ヒューズブローの動作の第１工程を示す概略断面図であ
る。
【図１４】本発明の第２の実施例における半導体装置の
ヒューズブローの動作の第２工程を示す概略断面図であ
る。
【図１５】本発明の第２の実施例における半導体装置に
おいて、導電層を異方的にエッチングした場合に生じる
弊害を説明するための概略断面図である。
【図１６】図１５の矢印Ｙ方向から見た概略平面図であ
る。
【図１７】孔の径が深さ方向に均一に形成された場合に
生じる弊害を説明するための第１工程図である。
【図１８】孔の径が深さ方向に均一に形成された場合に
生じる弊害を説明するための第２工程図である。
【図１９】本発明の第２の実施例における半導体装置の
効果を説明するための第１工程図である。
【図２０】本発明の第２の実施例における半導体装置の
効果を説明するための第２工程図である。
【図２１】本発明の第２の実施例における半導体装置の
後工程を示す概略断面図である。
【図２２】図２１に示す半導体装置のヒューズブローの
動作の第１工程を示す概略断面図である。
【図２３】図２１に示す半導体装置のヒューズブローの
動作の第２工程を示す概略断面図である。
【図２４】本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。
【図２５】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図２６】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図２７】本発明の第３の実施例における半導体装置の
ヒューズブローの動作の第１工程を示す概略断面図であ
る。
【図２８】本発明の第３の実施例における半導体装置の
ヒューズブローの動作の第２工程を示す概略断面図であ
る。
【図２９】本発明の第４の実施例における半導体装置の
構成を概略的に示す断面図である。
【図３０】本発明の第４の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図３１】本発明の第４の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図３２】本発明の第４の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図３３】本発明の第４の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図３４】本発明の第４の実施例における半導体装置の
ヒューズブローの動作の第１工程を示す概略断面図であ
る。
【図３５】本発明の第４の実施例における半導体装置の
ヒューズブローの動作の第２工程を示す概略断面図であ
る。
【図３６】本発明の第５の実施例における半導体装置の
構成を概略的に示す断面図である。
【図３７】本発明の第５の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図３８】本発明の第５の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図３９】本発明の第５の実施例における半導体装置の
ヒューズブローの動作の第１工程を示す概略断面図であ
る。
【図４０】本発明の第５の実施例における半導体装置の
ヒューズブローの動作の第２工程を示す概略断面図であ
る。
【図４１】絶縁層３１３がない場合の弊害を説明するた
めの概略断面図である。
【図４２】絶縁層３１３がある場合の効果を説明するた
めの概略断面図である。
【図４３】ウェハの構成を概略的に示す平面図である。
【図４４】冗長回路が形成されたチップの構成を模式的
に示す概略平面図である。
【図４５】冗長回路が形成されたメモリセルアレイおよ
びその周辺回路の構成を概略的に示すブロック図であ
る。
【図４６】冗長回路の置換動作を説明するための模式図
である。
【図４７】従来の半導体装置の構成を概略的に示す断面
図である。
【図４８】図４７のヒューズ素子周辺の構成を概略的に
示す断面図である。
【図４９】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
【図５０】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
【図５１】従来の半導体装置のヒューズブローの動作の
第１工程を示す概略断面図である。
【図５２】従来の半導体装置のヒューズブローの動作の
第２工程を示す概略断面図である。
【図５３】切断された後の接続導電層の構成を概略的に
示す斜視図である。
【図５４】絶縁層５１１の膜厚が厚くなった場合の弊害
を説明するための概略断面図である。
【図５５】絶縁層５１１の膜厚が薄くなった場合の弊害
を説明するための概略断面図である。
【図５６】絶縁層５１１の膜厚が薄くなり接続導電層５
０５が露出した場合の弊害を説明するための概略平面図
である。
【符号の説明】
１ ｐ型半導体基板 ５ 接続導電層 ７ 絶縁層 ７ｂ 第１の壁部 ７ｃ 第２の壁部 ９ シリコン窒化膜 １１ シリコン酸化膜 １０９ 導電層 １０９ａ 導電層 １１ａ、１１１ａ、１１１ｅ、２１１ａ、３１１ａ 孔 １１１ｂ、２１１ｂ 第１の孔 １１１ｃ、２１１ｃ 第２の孔 １１３ 側壁絶縁層 ３１１ 絶縁層 ３１３ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−12545（ＪＰ，Ａ) 特開 平５−326715（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上にパターニングされて形成さ
    れ、溶断除去され得る接続導電層と、 前記接続導電層上に形成されたシリコン窒化膜と、 前記接続導電層の真上に位置し、かつ前記シリコン窒化
    膜の表面に達する孔を有するように前記半導体基板の主
    表面上に形成されたシリコン酸化膜とを備え、 前記シリコン窒化膜は前記孔の底面でのみ露出してい
    る 、冗長回路を有する半導体装置。
  2. 【請求項２】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上にパターニングされて形成さ
    れ、溶断除去され得る接続導電層と、 前記接続導電層を覆うように、かつ前記接続導電層の真
    上に所定の距離を隔てて底壁が位置するように形成され
    た孔を有するように前記半導体基板の主表面上に形成さ
    れた絶縁層とを備え、 前記孔は、前記絶縁層の上部表面に開口端を有してお
    り、 前記孔の底壁の径は前記開口端の開口径よりも大きい、
    冗長回路を有する半導体装置。
  3. 【請求項３】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上にパターニングされて形成さ
    れ、溶断除去され得る接続導電層と、 前記接続導電層を覆うように、かつ前記接続導電層の真
    上に所定の距離を隔てて底面が位置するように形成され
    た孔を有するように前記半導体基板の主表面上に形成さ
    れた絶縁層と、 前記孔の側壁周囲を取囲み、かつ前記孔の側壁に面する
    表面を有する導電層と、 前記孔の側壁を覆うように前記孔の底壁の一部表面上に
    形成された側壁絶縁層とを備えた、冗長回路を有する半
    導体装置。
  4. 【請求項４】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上にパターニングされて形成さ
    れ、溶断除去され得る接続導電層と、 前記接続導電層を覆うように、かつ前記接続導電層の真
    上に所定の距離を隔てて底壁が位置するように形成され
    た孔を有するように前記半導体基板の主表面上に形成さ
    れた絶縁層とを備え、 前記孔の底壁は凸部と凹部とを有し、 前記凸部は、前記接続導電層から第１の距離を隔てて位
    置しており、 前記凹部は、前記凸部を取囲み、かつ前記接続導電層か
    ら第１の距離より小さい第２の距離を隔てて位置してい
    る、冗長回路を有する半導体装置。
  5. 【請求項５】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上にパターニングされて形成さ
    れ、溶断除去され得る接続導電層と、 孔を有するように前記半導体基板の主表面上に形成され
    た第１の絶縁層と、 前記孔の底壁において前記接続導電層の表面が前記第１
    の絶縁層から露出しており、 露出する前記接続導電層の表面を覆うように形成された
    第２の絶縁層とを備えた、冗長回路を有する半導体装
    置。
  6. 【請求項６】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置の製造方法であって、 半導体基板の主表面上に溶断除去されうる接続導電層を
    パターニングして形成する工程と、 前記接続導電層上にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜を覆うようにシリコン酸化膜を形成
    する工程と、 前記シリコン窒化膜の表面が露出するまで前記シリコン
    酸化膜をエッチングすることにより、前記接続導電層の
    真上に孔を形成する工程とを備えた、冗長回路を有する
    半導体装置の製造方法。
  7. 【請求項７】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去されうる接続部分が形成さ
    れた冗長回路を有する半導体装置の製造方法であって、 半導体基板の主表面上に溶断除去され得る接続導電層を
    パターニングして形成する工程と、 前記接続導電層上に第１の絶縁層を形成する工程と、 前記第１の絶縁層上に前記第１の絶縁層と被エッチング
    特性の異なる材料よりなる導電層をパターニングして形
    成する工程と、 前記導電層を覆うように前記導電層と被エッチング特性
    の異なる材料よりなる第２の絶縁層をパターニングして
    形成する工程と、 前記導電層の一部表面が露出するまで前記第２の絶縁層
    をエッチングしてその底壁が前記導電層の表面領域内に
    収まるように第１の孔を形成する工程と、 前記第１の孔を通じて、パターニングされた前記導電層
    の全体をエッチング除去することにより、前記第１の孔
    を通じ、かつ前記第１の孔よりも大きい開口径を有する
    第２の孔を形成する工程とを備えた、冗長回路を有する
    半導体装置の製造方法。
  8. 【請求項８】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置の製造方法であって、 半導体基板の主表面上に溶断除去されうる接続導電層を
    パターニングして形成する工程と、 前記接続導電層上に第１の絶縁層を形成する工程と、 前記第１の絶縁層上に前記第１の絶縁層と被エッチング
    特性の異なる材料よりなる導電層を形成する工程と、 前記導電層を覆うように前記導電層と被エッチング特性
    の異なる材料よりなる第２の絶縁層を形成する工程と、 前記導電層の一部表面が露出するまで前記第２の絶縁層
    をエッチングして第１の孔を形成する工程と、 前記第１の孔を通じて前記第１の絶縁層の表面が露出す
    るまで前記導電層をエッチングして前記第１の孔に連通
    し、かつ前記導電層の側面をその側壁から露出する第２
    の孔を形成する工程と、 前記第１および第２の孔の内壁面を覆うように第３の絶
    縁層を形成する工程と、 前記第２の孔の底壁が露出するまで前記第３の絶縁層を
    異方的にエッチングすることにより、前記第２の孔の側
    壁において露出する前記導電層の側面を覆うように側壁
    絶縁層を形成する工程とを備えた、冗長回路を有する半
    導体装置の製造方法。
  9. 【請求項９】 少なくとも所定の機能を有する特定回路
    部と、その特定回路部と同一の機能を有する予備の冗長
    回路部とを含み、不良の前記特定回路部を前記冗長回路
    部に置換えるために溶断除去され得る接続部分が形成さ
    れた冗長回路を有する半導体装置の製造方法であって、 半導体基板の主表面上に溶断除去されうる接続導電層を
    パターニングして形成する工程と、 前記接続導電層を覆うように第１の絶縁層を形成する工
    程と、 前記第１の絶縁層と被エッチング特性の異なる材料から
    なるエッチングストッパ層を前記接続導電層の真上に位
    置するように前記第１の絶縁層上に形成する工程と、 前記第１の絶縁層上に前記エッチングストッパ層と被エ
    ッチング特性の異なる材料からなる第２の絶縁層を形成
    することにより、前記エッチングストッパ層の周囲およ
    び上方を前記第１の絶縁層が覆う工程と、 前記エッチングストッパ層の周囲および上方に位置する
    前記第１の絶縁層をエッチングすることにより、前記エ
    ッチングストッパ層の上部表面および側壁面と前記第１
    の絶縁層の一部表面とを露出させ、かつ前記エッチング
    ストッパ層をマスクとして、露出する前記第１の絶縁層
    をエッチングして、前記第１および第２の絶縁層に孔を
    形成する工程と、 前記孔を通じて前記エッチングストッパ層をエッチング
    除去する工程とを備えた、冗長回路を有する半導体装置
    の製造方法。
  10. 【請求項１０】 少なくとも所定の機能を有する特定回
    路部と、その特定回路部と同一の機能を有する予備の冗
    長回路部とを含み、不良の前記特定回路部を前記冗長回
    路部に置換えるために溶断除去され得る接続部分が形成
    された冗長回路を有する半導体装置の製造方法であっ
    て、 半導体基板の主表面上に溶断除去されうる接続導電層を
    パターニングして形成する工程と、 前記接続導電層を覆うように前記半導体基板の主表面上
    に形成された第１の絶縁層と、 前記接続導電層の表面が露出するまで前記第１の絶縁層
    をエッチングすることにより、前記第１の絶縁層に孔を
    形成する工程と、 露出する前記接続導電層の表面を覆うように第２の絶縁
    層を形成する工程とを備えた、冗長回路を有する半導体
    装置の製造方法。
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