JP2579235B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、
少なくとも所定の機能を有する特定回路部と、その特定
回路部と同一の機能を有する予備の冗長回路部とを含
み、不良の特定回路部を冗長回路部に置換えるために溶
断除去され得る接続部分が形成された半導体装置および
その製造方法に関するものである。
少なくとも所定の機能を有する特定回路部と、その特定
回路部と同一の機能を有する予備の冗長回路部とを含
み、不良の特定回路部を冗長回路部に置換えるために溶
断除去され得る接続部分が形成された半導体装置および
その製造方法に関するものである。
［従来の技術］ 一般に、スタティック・ランダム・アクセス・メモリ
（SRAM）、ダイナミック・ランダム・アクセス・メモリ
（DRAM）等の半導体装置には、冗長回路が半導体装置の
製造歩留りの向上を目的としてその内部に組み込まれて
いる。この冗長回路は、半導体装置の製造工程において
生ずるランダムな欠陥による半導体装置の歩留り低下を
防止するために設けられる。すなわち、所定の機能を有
する特定回路部に対して冗長度を設けておき、少数の欠
陥が生じたとしても、半導体装置全体としての機能が損
なわれないように、特定回路部と同一の機能を有する予
備の冗長回路部が形成される。不良の特定回路部を冗長
回路部に置換えるために、レーザビームスポットにより
溶断除去され得る接続部分が形成されている。このよう
な冗長回路方式はオープン路形成型と呼ばれる。
（SRAM）、ダイナミック・ランダム・アクセス・メモリ
（DRAM）等の半導体装置には、冗長回路が半導体装置の
製造歩留りの向上を目的としてその内部に組み込まれて
いる。この冗長回路は、半導体装置の製造工程において
生ずるランダムな欠陥による半導体装置の歩留り低下を
防止するために設けられる。すなわち、所定の機能を有
する特定回路部に対して冗長度を設けておき、少数の欠
陥が生じたとしても、半導体装置全体としての機能が損
なわれないように、特定回路部と同一の機能を有する予
備の冗長回路部が形成される。不良の特定回路部を冗長
回路部に置換えるために、レーザビームスポットにより
溶断除去され得る接続部分が形成されている。このよう
な冗長回路方式はオープン路形成型と呼ばれる。
上述のオープン路形成型冗長性素子構造を有する半導
体装置について、その構造を概念的に説明する。第５図
は、一般的に冗長回路を有する半導体装置が個々のチッ
プとして形成されたウェハを示す平面図である。第６図
は、各チップごとに冗長回路を有する半導体装置の内部
構造を模式的に示す構成図である。
体装置について、その構造を概念的に説明する。第５図
は、一般的に冗長回路を有する半導体装置が個々のチッ
プとして形成されたウェハを示す平面図である。第６図
は、各チップごとに冗長回路を有する半導体装置の内部
構造を模式的に示す構成図である。
第５図を参照して、ウェハ1000には、複数個のチップ
（半導体装置）100が形成されている。第６図を参照し
て、各チップ100には、同一機能を有する各ブロックN1,
N2,・・・,Nm、たとえば半導体記憶装置における同一機
能を有する複数個のメモリセルからなる各ブロックが配
置されている。これらの各ブロックN1,N2,・・・,Nmを
不活性化させるために切断可能なヒューズ（リンク）L
1,L2,・・・Lmが形成されている。不活性化された各ブ
ロックN1,N2,・・・,Nmのいずれかと置き換えることが
できるように、同等の機能を有する冗長ブロックＳが形
成されている。ヒューズ（リンク）Lsは冗長ブロックＳ
を活性化させるために切断可能なヒューズである。電界
効果トランジスタ106は冗長ブロックＳを活性化させる
ためのスイッチの役割を果たす。この電界効果トランジ
スタ106をスイッチング機能させるために、電源103、抵
抗104および接地電源105が構成されている。各ブロック
N1,N2・・・,Nmの不良を検出するために、パッド部Ｐに
は試験用パッド電極101,102が形成されている。
（半導体装置）100が形成されている。第６図を参照し
て、各チップ100には、同一機能を有する各ブロックN1,
N2,・・・,Nm、たとえば半導体記憶装置における同一機
能を有する複数個のメモリセルからなる各ブロックが配
置されている。これらの各ブロックN1,N2,・・・,Nmを
不活性化させるために切断可能なヒューズ（リンク）L
1,L2,・・・Lmが形成されている。不活性化された各ブ
ロックN1,N2,・・・,Nmのいずれかと置き換えることが
できるように、同等の機能を有する冗長ブロックＳが形
成されている。ヒューズ（リンク）Lsは冗長ブロックＳ
を活性化させるために切断可能なヒューズである。電界
効果トランジスタ106は冗長ブロックＳを活性化させる
ためのスイッチの役割を果たす。この電界効果トランジ
スタ106をスイッチング機能させるために、電源103、抵
抗104および接地電源105が構成されている。各ブロック
N1,N2・・・,Nmの不良を検出するために、パッド部Ｐに
は試験用パッド電極101,102が形成されている。
次に、上記のように構成された半導体装置の機能試験
について説明する。一般に、半導体装置はウェハなどの
基板上に幾多の工程によって集積回路を形成した後、所
定の回路テストが行なわれる。チップ100が複数個形成
されたウェハ1000については、次の手順に従って半導体
装置の異常検出のための処理が行なわれる。すなわち、
この処理手順は、通常、不良回路救済工程と呼ばれる。
その実行手段としては、所定の電気信号を流すことによ
って処理する方式と、電気信号とともにレーザビームス
ポットを用いて処理する方式とが知られている。ここで
は、後者のレーザビームスポットを使用して処理する場
合、つまり、いわゆるレーザトリミング（以下、LTと称
する）処理について述べる このLT処理は、半完成品であるチップ100が形成され
たウェハ1000の状態で実行される。すなわち、まず、ウ
ェハ1000上での各チップ100には、パッド部Ｐの試験用
パット電極101を通じて、図示されていない機能試験装
置（以下、テスタとも称する。）からの機能試験のため
の電気信号が印加される。この状態でチップ100が正常
であれば、その印加された電気信号に対する期待信号が
試験用パッド電極102から出力される。このとき、テス
タでは、チップ100に印加された電気信号と、出力され
る電気信号との相関関係を基にして処理対象であるチッ
プ100の良／不良が判定される。各ブロックN1,N2,・・
・Nmのいずれかが不良と判定された場合には、その不良
となった対応ブロックと冗長ブロックＳとを置換えるこ
とによって、チップ100は本来の実現すべき機能を満た
すことになる。すなわち、不良品と判断されたチップ10
0には、冗長ブロックＳの存在により良品となる可能性
が生ずる。
について説明する。一般に、半導体装置はウェハなどの
基板上に幾多の工程によって集積回路を形成した後、所
定の回路テストが行なわれる。チップ100が複数個形成
されたウェハ1000については、次の手順に従って半導体
装置の異常検出のための処理が行なわれる。すなわち、
この処理手順は、通常、不良回路救済工程と呼ばれる。
その実行手段としては、所定の電気信号を流すことによ
って処理する方式と、電気信号とともにレーザビームス
ポットを用いて処理する方式とが知られている。ここで
は、後者のレーザビームスポットを使用して処理する場
合、つまり、いわゆるレーザトリミング（以下、LTと称
する）処理について述べる このLT処理は、半完成品であるチップ100が形成され
たウェハ1000の状態で実行される。すなわち、まず、ウ
ェハ1000上での各チップ100には、パッド部Ｐの試験用
パット電極101を通じて、図示されていない機能試験装
置（以下、テスタとも称する。）からの機能試験のため
の電気信号が印加される。この状態でチップ100が正常
であれば、その印加された電気信号に対する期待信号が
試験用パッド電極102から出力される。このとき、テス
タでは、チップ100に印加された電気信号と、出力され
る電気信号との相関関係を基にして処理対象であるチッ
プ100の良／不良が判定される。各ブロックN1,N2,・・
・Nmのいずれかが不良と判定された場合には、その不良
となった対応ブロックと冗長ブロックＳとを置換えるこ
とによって、チップ100は本来の実現すべき機能を満た
すことになる。すなわち、不良品と判断されたチップ10
0には、冗長ブロックＳの存在により良品となる可能性
が生ずる。
この不良ブロックと冗長ブロックＳとの置換は以下の
ようにして行なわれる。電界効果トランジスタ106のゲ
ート電極には、接地電源105の電位が印加されることに
より、電界効果トランジスタ106は非導通状態に保持さ
れている。これにより、冗長ブロックＳがチップ100内
で電気的に分離されている。この状態でLT処理が実行さ
れる。その結果、たとえばチップ100のブロックN1が不
良であると判定されたとき、この不良ブロックN1は、次
のようにして冗長ブロックＳに置換えられる。
ようにして行なわれる。電界効果トランジスタ106のゲ
ート電極には、接地電源105の電位が印加されることに
より、電界効果トランジスタ106は非導通状態に保持さ
れている。これにより、冗長ブロックＳがチップ100内
で電気的に分離されている。この状態でLT処理が実行さ
れる。その結果、たとえばチップ100のブロックN1が不
良であると判定されたとき、この不良ブロックN1は、次
のようにして冗長ブロックＳに置換えられる。
この場合、テスタによってブロックN1の不良が検出さ
れると、まず、チップ100内でのヒューズL1およびLsに
関する情報、換言すると不良アドレスあるいはチップ内
での位置座標（置換情報）などがLT処理装置に与えられ
る。このLT処理装置によって、与えられた置換情報に基
づいてヒューズL1およびLsがレーザビームの照射により
溶断除去される。ヒューズL1の溶断により、不良ブロッ
クN1がチップ100内で分離させられる。ヒューズLsの溶
断により、電界効果トランジスタ106のゲート電極に、
抵抗104を介して、電界103の電圧が印加される。これに
より、電界効果トランジスタ106が導通状態にされる。
その結果、不良ブロックN1が冗長ブロックＳによって置
換えられる。
れると、まず、チップ100内でのヒューズL1およびLsに
関する情報、換言すると不良アドレスあるいはチップ内
での位置座標（置換情報）などがLT処理装置に与えられ
る。このLT処理装置によって、与えられた置換情報に基
づいてヒューズL1およびLsがレーザビームの照射により
溶断除去される。ヒューズL1の溶断により、不良ブロッ
クN1がチップ100内で分離させられる。ヒューズLsの溶
断により、電界効果トランジスタ106のゲート電極に、
抵抗104を介して、電界103の電圧が印加される。これに
より、電界効果トランジスタ106が導通状態にされる。
その結果、不良ブロックN1が冗長ブロックＳによって置
換えられる。
上記の冗長回路を有っする半導体装置の一例としてDR
AMの場合について、特に所定の機能を有するブロックが
メモリセルアレイの場合について説明する。第７図は、
従来のDRAMのメモリセルアレイの構成を示す模式図であ
る。第７図において、メモリセルアレイ50には行方向に
延びた複数のワード線WLと列方向に延びた複数のビット
線BLが互いに交差するように配置されている。各ワード
線WLと各ビット線BLとの交点にはメモリセルMCが設けら
れている。複数のワード線WLに対応して複数のロウデコ
ーダ51が設けられている。各ロウデコーダ51はワードド
ライバ52を介して対応するワード線WLに接続されてい
る。また、複数のビット線BLに対応して複数のコラムデ
コーダ53が設けられている。
AMの場合について、特に所定の機能を有するブロックが
メモリセルアレイの場合について説明する。第７図は、
従来のDRAMのメモリセルアレイの構成を示す模式図であ
る。第７図において、メモリセルアレイ50には行方向に
延びた複数のワード線WLと列方向に延びた複数のビット
線BLが互いに交差するように配置されている。各ワード
線WLと各ビット線BLとの交点にはメモリセルMCが設けら
れている。複数のワード線WLに対応して複数のロウデコ
ーダ51が設けられている。各ロウデコーダ51はワードド
ライバ52を介して対応するワード線WLに接続されてい
る。また、複数のビット線BLに対応して複数のコラムデ
コーダ53が設けられている。
さらに、複数のワード線WLの外側にはスペアワード線
SWLが配置されている。スペアワード線SWLと各ビット線
BLとの交点にはスペアメモリセルSMCが設けられてい
る。スペアワード線SWLに対応してスペアデコーダ54が
設けられている。スペアデコーダ54はスペアワードドラ
イバ55を介してスペアワード線SWLに接続されている。
このスペアワード線SWLおよびスペアデコーダ54、スペ
アワードドライバ55は、いわゆる冗長回路を構成してい
る。
SWLが配置されている。スペアワード線SWLと各ビット線
BLとの交点にはスペアメモリセルSMCが設けられてい
る。スペアワード線SWLに対応してスペアデコーダ54が
設けられている。スペアデコーダ54はスペアワードドラ
イバ55を介してスペアワード線SWLに接続されている。
このスペアワード線SWLおよびスペアデコーダ54、スペ
アワードドライバ55は、いわゆる冗長回路を構成してい
る。
ここで、DRAMの冗長回路の機能について説明する。冗
長回路はDRAMのメモリセルの歩留り向上を目的としてDR
AMの内部に組み込まれている。第８図を参照して、DRAM
のメモリ回路特性テストおよび冗長回路を用いた不良回
路救済方法について説明する。まず、テスタ装置等を用
いてDRAMの動作試験を行ない、メモリセル50内の不良ビ
ットMC1を検知する。この不良ビットMC1を含むワード線
WL1のヒューズFU1を切断し、不良ワード線WL1を回路か
ら切り離す。次に、冗長回路の予備ラインSWLに接続さ
れたヒューズSFUをある組合せで切断することによっ
て、外部からのアドレス信号として不良ビットMC1を選
択する信号が入ってきたときのみ予備ラインSWLが動作
するように回路を構成する。このように、冗長回路に含
まれる予備のラインを正規のラインに繋ぐことにより不
良箇所を有するDRAMを良品のDRAMに修正することができ
る。ヒューズFU1およびSFUの切断は、上述のLT処理によ
って行なわれる。
長回路はDRAMのメモリセルの歩留り向上を目的としてDR
AMの内部に組み込まれている。第８図を参照して、DRAM
のメモリ回路特性テストおよび冗長回路を用いた不良回
路救済方法について説明する。まず、テスタ装置等を用
いてDRAMの動作試験を行ない、メモリセル50内の不良ビ
ットMC1を検知する。この不良ビットMC1を含むワード線
WL1のヒューズFU1を切断し、不良ワード線WL1を回路か
ら切り離す。次に、冗長回路の予備ラインSWLに接続さ
れたヒューズSFUをある組合せで切断することによっ
て、外部からのアドレス信号として不良ビットMC1を選
択する信号が入ってきたときのみ予備ラインSWLが動作
するように回路を構成する。このように、冗長回路に含
まれる予備のラインを正規のラインに繋ぐことにより不
良箇所を有するDRAMを良品のDRAMに修正することができ
る。ヒューズFU1およびSFUの切断は、上述のLT処理によ
って行なわれる。
次に、LT処理について具体的に説明する。第9A図〜第
9C図はLT処理を工程順に示す半導体装置の断面図であ
る。第9A図を参照して、シリコン基板１の上には酸化膜
からなる層間絶縁膜２が形成されている。この層間絶縁
膜２の内部には、上述のLT処理が施される対象物として
のポリシリコン層（LTヒューズ）３が埋込まれている。
層間絶縁膜２の上には、半導体装置の最終の製造工程に
おいてアルミニウム等からなる配線層４が形成されてい
る。配線層４の間の領域にポリシリコン層３が位置す
る。配線層４から離れた領域の層間絶縁膜２の上には、
上述の機能試験のときに用いられる試験用パッド電極５
が形成されている。この試験用パッド電極５はアルミニ
ウムで形成されている。なお、溶断除去され得るポリシ
リコン層３は、層間絶縁膜２の表面から１μｍ以上の深
さt1の位置に存在する。図において左側はLTヒューズが
形成される領域としてのリンク部Ｌを示し、右側は機能
試験のときに用いられる電極が形成される領域としての
パット部Ｐを示す。
9C図はLT処理を工程順に示す半導体装置の断面図であ
る。第9A図を参照して、シリコン基板１の上には酸化膜
からなる層間絶縁膜２が形成されている。この層間絶縁
膜２の内部には、上述のLT処理が施される対象物として
のポリシリコン層（LTヒューズ）３が埋込まれている。
層間絶縁膜２の上には、半導体装置の最終の製造工程に
おいてアルミニウム等からなる配線層４が形成されてい
る。配線層４の間の領域にポリシリコン層３が位置す
る。配線層４から離れた領域の層間絶縁膜２の上には、
上述の機能試験のときに用いられる試験用パッド電極５
が形成されている。この試験用パッド電極５はアルミニ
ウムで形成されている。なお、溶断除去され得るポリシ
リコン層３は、層間絶縁膜２の表面から１μｍ以上の深
さt1の位置に存在する。図において左側はLTヒューズが
形成される領域としてのリンク部Ｌを示し、右側は機能
試験のときに用いられる電極が形成される領域としての
パット部Ｐを示す。
第9B図を参照して、試験用パッド電極５の表面にテス
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。回路の不良箇所が検出されると、所
定の論理に従って、冗長回路内に設けられたLTヒューズ
３にレーザビームスポット12が照射させられる。このレ
ーザビームスポット12は、LTヒューズとしてのポリシリ
コン層３が埋められた領域の層間絶縁膜２の上に照射さ
せられる。ポリシリコン層３にめがけてレーザビームス
ポット12が照射されると、レーザビームは層間絶縁膜２
を透過し、ポリシリコン層３に到達する。このとき、ポ
リシリコン層３はレーザ照射によって熱を吸収し、溶融
する。この際、特にポリシリコン層３の上部の急激な温
度上昇により、圧力上昇が起こり、ポリシリコン層３の
上に層間絶縁膜２が吹き飛ばされる。これにより圧力が
大気圧程度に下げられると同時に、溶融したポリシリコ
ン層３が気化することにより、LTヒューズが切断され得
る。このときの状態は第9C図に示されている。また、一
部分が溶断除去されたLTヒューズ３の斜視図は第9D図に
示されている。
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。回路の不良箇所が検出されると、所
定の論理に従って、冗長回路内に設けられたLTヒューズ
３にレーザビームスポット12が照射させられる。このレ
ーザビームスポット12は、LTヒューズとしてのポリシリ
コン層３が埋められた領域の層間絶縁膜２の上に照射さ
せられる。ポリシリコン層３にめがけてレーザビームス
ポット12が照射されると、レーザビームは層間絶縁膜２
を透過し、ポリシリコン層３に到達する。このとき、ポ
リシリコン層３はレーザ照射によって熱を吸収し、溶融
する。この際、特にポリシリコン層３の上部の急激な温
度上昇により、圧力上昇が起こり、ポリシリコン層３の
上に層間絶縁膜２が吹き飛ばされる。これにより圧力が
大気圧程度に下げられると同時に、溶融したポリシリコ
ン層３が気化することにより、LTヒューズが切断され得
る。このときの状態は第9C図に示されている。また、一
部分が溶断除去されたLTヒューズ３の斜視図は第9D図に
示されている。
［発明が解決しようとする課題］ 第9C図において、LTヒューズが気化により除去され
る。このとき、気化したLTヒューズの一部がシリコン系
のくず31となり、矢印で示されるように層間絶縁膜２の
上に配線層４の部分に飛び散る。その結果、配線間が短
絡する等の問題が引起こされる。
る。このとき、気化したLTヒューズの一部がシリコン系
のくず31となり、矢印で示されるように層間絶縁膜２の
上に配線層４の部分に飛び散る。その結果、配線間が短
絡する等の問題が引起こされる。
また、LTヒューズとしてのポリシリコン層３は層間絶
縁膜２の表面から１μｍ以上の深さt1の位置に形成され
ている。そのため、レーザ照射による温度上昇とともに
起こる圧力上昇により、ポリシリコン層３の上に厚い層
間絶縁膜が吹き飛ばされると、窪み（クレータ）21が形
成される。ポリシリコン層３の上の層間絶縁膜２の膜厚
が厚くなるほど、すなわちt1が大きいほど、クレータ21
の形状が大きくなる。クレータ21が配線層４の領域まで
及ぶと、配線層４が損傷し、断線することになる。
縁膜２の表面から１μｍ以上の深さt1の位置に形成され
ている。そのため、レーザ照射による温度上昇とともに
起こる圧力上昇により、ポリシリコン層３の上に厚い層
間絶縁膜が吹き飛ばされると、窪み（クレータ）21が形
成される。ポリシリコン層３の上の層間絶縁膜２の膜厚
が厚くなるほど、すなわちt1が大きいほど、クレータ21
の形状が大きくなる。クレータ21が配線層４の領域まで
及ぶと、配線層４が損傷し、断線することになる。
そこで、この発明の目的は、上述の問題点を解消する
とともに、レーザトリミングにおいて配線の断線および
短絡を防止することが可能なLTヒューズを備えた半導体
装置およびその製造方法を提供することである。
とともに、レーザトリミングにおいて配線の断線および
短絡を防止することが可能なLTヒューズを備えた半導体
装置およびその製造方法を提供することである。
［課題を解決するための手段］ この発明の一の局面に従う半導体装置は、少なくとも
所定の機能を有する特定回路部と、その特定回路部と同
一の機能を有する予備の冗長回路部とを含み、不良の特
定回路部を冗長回路部に置換えるために溶断除去され得
る接続部分が形成された半導体装置であって、半導体基
板と、絶縁層と、接続導電層と、配線層と、試験用電極
と、保護膜とを備えている。
所定の機能を有する特定回路部と、その特定回路部と同
一の機能を有する予備の冗長回路部とを含み、不良の特
定回路部を冗長回路部に置換えるために溶断除去され得
る接続部分が形成された半導体装置であって、半導体基
板と、絶縁層と、接続導電層と、配線層と、試験用電極
と、保護膜とを備えている。
半導体基板は主表面を有している。絶縁層は少なくと
も凹部分を有するように半導体基板の主表面上に形成さ
れている。接続導電層は凹部分の底壁を真下にその底壁
から距離を隔てて形成されている。配線層は凹部分を介
在させて互いに距離を隔てて絶縁層の上に形成されてい
る。試験用電極は配線層から距離を隔てた領域で絶縁層
の上に形成されている。保護膜は少なくとも配線層の表
面を覆い、かつ試験用電極の表面を露出するように絶縁
層の上に形成されている。この保護膜は下層保護膜と上
層保護膜とを含んでいる。試験用電極の表面上におい
て、上層保護膜は下層保護膜の端面を完全に覆うように
延びている。
も凹部分を有するように半導体基板の主表面上に形成さ
れている。接続導電層は凹部分の底壁を真下にその底壁
から距離を隔てて形成されている。配線層は凹部分を介
在させて互いに距離を隔てて絶縁層の上に形成されてい
る。試験用電極は配線層から距離を隔てた領域で絶縁層
の上に形成されている。保護膜は少なくとも配線層の表
面を覆い、かつ試験用電極の表面を露出するように絶縁
層の上に形成されている。この保護膜は下層保護膜と上
層保護膜とを含んでいる。試験用電極の表面上におい
て、上層保護膜は下層保護膜の端面を完全に覆うように
延びている。
この発明の他の局面に従う半導体装置は、少なくとも
所定の機能を有する特定回路部と、その特定回路部と同
一の機能を有する予備の冗長路部とを含み、不良の特定
回路部を冗長回路部に置換えるために溶断除去され得る
接続部分が形成された半導体装置であって、半導体基板
と、絶縁層と、配線層と、試験用電極と、保護膜とを備
えている。
所定の機能を有する特定回路部と、その特定回路部と同
一の機能を有する予備の冗長路部とを含み、不良の特定
回路部を冗長回路部に置換えるために溶断除去され得る
接続部分が形成された半導体装置であって、半導体基板
と、絶縁層と、配線層と、試験用電極と、保護膜とを備
えている。
半導体基板は主表面を有している。絶縁層は少なくと
も凹部分を有するように半導体基板の主表面上に形成さ
れている。この凹部分の底壁の真下にその底壁から距離
を隔てて位置する接続部分となる接続導電層が溶断除去
されており、溶断除去による開口が凹部分の底壁の領域
内に収まっている。配線層は凹部分を介在させて互いに
距離を隔てて絶縁層の上に形成されている。試験用電極
は配線層から距離を隔てた領域で絶縁層の上に形成され
ている。保護膜は配線層の表面を覆い、かつ試験用電極
の表面を露出するように絶縁層の上に形成されている。
この保護膜は下層保護膜と上層保護膜とを含んでいる。
試験用電極の表面上において、上層保護膜は下層保護膜
の端面を完全に覆うように延びている。
も凹部分を有するように半導体基板の主表面上に形成さ
れている。この凹部分の底壁の真下にその底壁から距離
を隔てて位置する接続部分となる接続導電層が溶断除去
されており、溶断除去による開口が凹部分の底壁の領域
内に収まっている。配線層は凹部分を介在させて互いに
距離を隔てて絶縁層の上に形成されている。試験用電極
は配線層から距離を隔てた領域で絶縁層の上に形成され
ている。保護膜は配線層の表面を覆い、かつ試験用電極
の表面を露出するように絶縁層の上に形成されている。
この保護膜は下層保護膜と上層保護膜とを含んでいる。
試験用電極の表面上において、上層保護膜は下層保護膜
の端面を完全に覆うように延びている。
この発明に従う半導体装置の製造方法は、少なくとも
所定の機能を有する特定回路部と、その特定回路部と同
一の機能を有する予備の冗長回路部とを含み、不良の特
定回路部を冗長回路部に置換えるために溶断除去され得
る接続部分が形成された半導体装置であって、以下の工
程を備えている。
所定の機能を有する特定回路部と、その特定回路部と同
一の機能を有する予備の冗長回路部とを含み、不良の特
定回路部を冗長回路部に置換えるために溶断除去され得
る接続部分が形成された半導体装置であって、以下の工
程を備えている。
まず半導体基板の主表面上に形成された接続導電層を
覆うように絶縁層が形成される。そして接続導電層の真
上の領域を挟むように互いに距離を隔てた配線層と、そ
の配線層から距離を隔てた試験用電極とが形成される。
そして底壁が接続導電層の真上に位置するように配線層
の間の絶縁層の凹部分が形成される。そして配線層の表
面を覆い、かつ試験用電極の表面を露出するように試験
用電極の一部表面上を覆う下層保護膜が形成される。そ
して試験用電極の表面上において下層保護膜の端面を完
全に覆うように上層保護膜が形成される。
覆うように絶縁層が形成される。そして接続導電層の真
上の領域を挟むように互いに距離を隔てた配線層と、そ
の配線層から距離を隔てた試験用電極とが形成される。
そして底壁が接続導電層の真上に位置するように配線層
の間の絶縁層の凹部分が形成される。そして配線層の表
面を覆い、かつ試験用電極の表面を露出するように試験
用電極の一部表面上を覆う下層保護膜が形成される。そ
して試験用電極の表面上において下層保護膜の端面を完
全に覆うように上層保護膜が形成される。
［作用］ この発明においては、接続導電層が絶縁層の凹部分の
底壁直下に形成されている。この凹部分の底壁にめがけ
てレーザビームスポットが照射されることにより、多結
晶シリコンからなる接続導電層が溶断除去される。この
とき、接続導電層がレーザ照射によって熱吸収し、溶融
する。接続導電層は絶縁層の凹部分の底壁直下に形成さ
れているので、レーザ照射による温度上昇、圧力上昇に
よって接続導電層の溶断除去とともに絶縁層の一部が吹
き飛ばされたとしても、大きなクレータが形成させるこ
とはない。そのため、凹部分を介在させて絶縁層の上に
形成された配線層が損傷を受けることがないので断線す
ることもない。
底壁直下に形成されている。この凹部分の底壁にめがけ
てレーザビームスポットが照射されることにより、多結
晶シリコンからなる接続導電層が溶断除去される。この
とき、接続導電層がレーザ照射によって熱吸収し、溶融
する。接続導電層は絶縁層の凹部分の底壁直下に形成さ
れているので、レーザ照射による温度上昇、圧力上昇に
よって接続導電層の溶断除去とともに絶縁層の一部が吹
き飛ばされたとしても、大きなクレータが形成させるこ
とはない。そのため、凹部分を介在させて絶縁層の上に
形成された配線層が損傷を受けることがないので断線す
ることもない。
また、接続導電層を形成する多結晶シリコンの一部が
レーザ照射に伴って引起こされた圧力上昇により、シリ
コン系の屑となって飛び散る。このとき、配線層の表面
は保護膜によって覆われているので、このシリコン系の
屑が配線層の上に飛び散ったとしても、配線間の短絡現
象が引起こされることはない。さらに試験用電極の表面
は露出されているので、この保護膜が機能試験時の電気
信号の印加に不都合を与えることもない。
レーザ照射に伴って引起こされた圧力上昇により、シリ
コン系の屑となって飛び散る。このとき、配線層の表面
は保護膜によって覆われているので、このシリコン系の
屑が配線層の上に飛び散ったとしても、配線間の短絡現
象が引起こされることはない。さらに試験用電極の表面
は露出されているので、この保護膜が機能試験時の電気
信号の印加に不都合を与えることもない。
［実施例］ 以下、この発明の実施例を図を用いて詳細に説明す
る。
る。
第１図は、この発明に従った接続導電層を備えた半導
体装置を示す部分断面図である。第１図を参照して、シ
リコン基板１には、メモリセル等を構成する電界効果ト
ランジスタ40が形成されている。この電界効果トランジ
スタ40はゲート電極８と不純物領域9a,9bを有する。ゲ
ート電極８はシリコン基板１の上にゲート絶縁膜を介在
させて形成されている。不純物領域9a,9bは、シリコン
基板１のゲート電極８によって間隔を隔てられた領域に
形成されている。この実施例においては、一方の不純物
領域9aに電気的に接触するようにLTヒューズとしてのポ
リシリコン層３が接続されている。このポリシリコン層
３は分離酸化膜10の上方に延びるように形成されてい
る。ポリシリコン層３の上には層間絶縁膜２が形成され
ている。層間絶縁膜２の内部には、予め定められた機能
を有する特定回路部、たとえばメモリセル等が形成され
る。層間絶縁膜２の上には、たとえばポリシリコン層３
に接続するようにアルミニウム等からなる配線層４が形
成されている。この配線層４を覆うように保護膜６が形
成されている。このような構造において、冗長回路に置
換するために溶断除去され得るリンク部Ｌはポリシリコ
ン層３の所定箇所に形成される。
体装置を示す部分断面図である。第１図を参照して、シ
リコン基板１には、メモリセル等を構成する電界効果ト
ランジスタ40が形成されている。この電界効果トランジ
スタ40はゲート電極８と不純物領域9a,9bを有する。ゲ
ート電極８はシリコン基板１の上にゲート絶縁膜を介在
させて形成されている。不純物領域9a,9bは、シリコン
基板１のゲート電極８によって間隔を隔てられた領域に
形成されている。この実施例においては、一方の不純物
領域9aに電気的に接触するようにLTヒューズとしてのポ
リシリコン層３が接続されている。このポリシリコン層
３は分離酸化膜10の上方に延びるように形成されてい
る。ポリシリコン層３の上には層間絶縁膜２が形成され
ている。層間絶縁膜２の内部には、予め定められた機能
を有する特定回路部、たとえばメモリセル等が形成され
る。層間絶縁膜２の上には、たとえばポリシリコン層３
に接続するようにアルミニウム等からなる配線層４が形
成されている。この配線層４を覆うように保護膜６が形
成されている。このような構造において、冗長回路に置
換するために溶断除去され得るリンク部Ｌはポリシリコ
ン層３の所定箇所に形成される。
第2A図〜第2C図は、第１図のII−II線における断面を
示す。第2A図に示すように、リンク部Ｌにおいては、層
間絶縁膜２に8000Å〜１μｍ程度の深さを有する溝11が
形成されている。この溝11の底壁から6000〜8000Å程度
の距離t2だけ離れた位置に溶断除去されるべきポリシリ
コン層３が形成されている。このポリシリコン層３を間
に挟むようにして層間絶縁膜２の上にアルミニウムから
なる配線層４が形成されている。一方、パッド部Ｐの領
域においては所定の機能試験で用いられる電極として試
験用パッド電極５がアルミニウムで形成されている。配
線層４の表面を覆うように下層保護膜６が形成されてい
る。この下層保護膜６は、パッド部Ｐの領域において
は、試験用パッド電極５の一部表面を露出するように層
間絶縁膜２の上に形成される。
示す。第2A図に示すように、リンク部Ｌにおいては、層
間絶縁膜２に8000Å〜１μｍ程度の深さを有する溝11が
形成されている。この溝11の底壁から6000〜8000Å程度
の距離t2だけ離れた位置に溶断除去されるべきポリシリ
コン層３が形成されている。このポリシリコン層３を間
に挟むようにして層間絶縁膜２の上にアルミニウムから
なる配線層４が形成されている。一方、パッド部Ｐの領
域においては所定の機能試験で用いられる電極として試
験用パッド電極５がアルミニウムで形成されている。配
線層４の表面を覆うように下層保護膜６が形成されてい
る。この下層保護膜６は、パッド部Ｐの領域において
は、試験用パッド電極５の一部表面を露出するように層
間絶縁膜２の上に形成される。
ポリシリコン層３は、第2B図に示されるように溝11の
底壁面においてその表面が露出するように形成されても
よい。また、第2C図に示すように、溝11の側壁および底
壁が下層保護膜６によって覆われていてもよい。なお、
下層保護膜６はプラズマCVD法によって形成された酸化
膜または窒化膜からなる。また、第2A図における溝11の
寸法（内径ｄ）は５μｍ以上であって、使用されるレー
ザの直径より大きく設定されている。第2A図〜第2C図に
示された構造は、レーザトリミング処理が施される前の
状態を示している。
底壁面においてその表面が露出するように形成されても
よい。また、第2C図に示すように、溝11の側壁および底
壁が下層保護膜６によって覆われていてもよい。なお、
下層保護膜６はプラズマCVD法によって形成された酸化
膜または窒化膜からなる。また、第2A図における溝11の
寸法（内径ｄ）は５μｍ以上であって、使用されるレー
ザの直径より大きく設定されている。第2A図〜第2C図に
示された構造は、レーザトリミング処理が施される前の
状態を示している。
次に、レーザトリミング工程を含む半導体装置の製造
方法について説明する。
方法について説明する。
第3A図〜第3F図は、第2A図に示された半導体装置の製
造方法を工程順に示す断面図である。第3A図を参照し
て、シリコン基板１の上には、LTヒューズとしてのポリ
シリコン層３が埋込まれた層間絶縁膜２が形成される。
この層間絶縁膜２には、所定の機能を有するメモリセル
等の回路ブロックが予め形成されている。そのため、層
間絶縁膜２は、その表面を平坦化させるために厚く堆積
される。したがって、埋込まれたポリシリコン層３と層
間絶縁膜２の表面との距離t1は１μｍ以上である。層間
絶縁膜２の上にはアルミニウム等からなる配線層４がポ
リシリコン層３を間に挟む領域に形成される。機能試験
において電気信号が印加されるための電極として試験用
パッド電極５が層間絶縁膜２の上に形成される。
造方法を工程順に示す断面図である。第3A図を参照し
て、シリコン基板１の上には、LTヒューズとしてのポリ
シリコン層３が埋込まれた層間絶縁膜２が形成される。
この層間絶縁膜２には、所定の機能を有するメモリセル
等の回路ブロックが予め形成されている。そのため、層
間絶縁膜２は、その表面を平坦化させるために厚く堆積
される。したがって、埋込まれたポリシリコン層３と層
間絶縁膜２の表面との距離t1は１μｍ以上である。層間
絶縁膜２の上にはアルミニウム等からなる配線層４がポ
リシリコン層３を間に挟む領域に形成される。機能試験
において電気信号が印加されるための電極として試験用
パッド電極５が層間絶縁膜２の上に形成される。
第3B図を参照して、層間絶縁膜２、配線層４および試
験用パッド電極５の全面を覆うように下層保護膜６がプ
ラズマ窒化またはプラズマ酸化により形成される。この
下層保護膜６の上にレジスト膜７が形成される。このレ
ジスト膜７は、溶断除去されるべきポリシリコン層３の
一部分の直上を露出するように形成される。また、この
レジスト膜７は、試験用パッド電極５の上に形成された
下層保護膜６の表面を少なくとも露出するように形成さ
れる。このレジスト膜７をマスクとして用いてエッチン
グされることにより下層保護膜６および層間絶縁膜２が
選択的に除去される。このエッチング処理においては、
層間絶縁膜２および下層保護膜６がエッチングされやす
く、試験用パッド電極５がエッチングされ難くなるよう
にエッチングの選択性が設定される。
験用パッド電極５の全面を覆うように下層保護膜６がプ
ラズマ窒化またはプラズマ酸化により形成される。この
下層保護膜６の上にレジスト膜７が形成される。このレ
ジスト膜７は、溶断除去されるべきポリシリコン層３の
一部分の直上を露出するように形成される。また、この
レジスト膜７は、試験用パッド電極５の上に形成された
下層保護膜６の表面を少なくとも露出するように形成さ
れる。このレジスト膜７をマスクとして用いてエッチン
グされることにより下層保護膜６および層間絶縁膜２が
選択的に除去される。このエッチング処理においては、
層間絶縁膜２および下層保護膜６がエッチングされやす
く、試験用パッド電極５がエッチングされ難くなるよう
にエッチングの選択性が設定される。
その結果、第3C図に示すように、ポリシリコン層３が
上方に底壁が位置するように溝11が層間絶縁膜２に形成
される。溝11の底壁は、ポリシリコン層３の上面から60
00〜8000Å程度の距離t2だけ隔てた位置に存在するよう
に、エッチングが制御されることにより形成される。こ
のようにして第2A図に示される構造が完成する。なお、
このとき、ポリシリコン層３の上面が露出するように溝
11が形成されてもよい（第2B図参照）。
上方に底壁が位置するように溝11が層間絶縁膜２に形成
される。溝11の底壁は、ポリシリコン層３の上面から60
00〜8000Å程度の距離t2だけ隔てた位置に存在するよう
に、エッチングが制御されることにより形成される。こ
のようにして第2A図に示される構造が完成する。なお、
このとき、ポリシリコン層３の上面が露出するように溝
11が形成されてもよい（第2B図参照）。
この段階で機能試験として回路テストが行なわれる。
回路テストでは、試験用パッド電極５の表面にテスタの
電極端子が押し当てられることにより回路の不良検出が
行なわれる。回路の不良箇所を検知すると、所定の論理
に従って、冗長回路内に設けられたLTヒューズとしての
ポリシリコン層３が切断除去される。このポリシリコン
層３の切断除去は、第3C図に示すように、溝11の底壁面
にレーザビームスポット12が照射されることにより行な
われる。このレーザトリミングは、１μＪ程度のエネル
ギを有するレーザビームが５μｍ程度の径を有するよう
に制御されたスポットを用いて行なわれる。
回路テストでは、試験用パッド電極５の表面にテスタの
電極端子が押し当てられることにより回路の不良検出が
行なわれる。回路の不良箇所を検知すると、所定の論理
に従って、冗長回路内に設けられたLTヒューズとしての
ポリシリコン層３が切断除去される。このポリシリコン
層３の切断除去は、第3C図に示すように、溝11の底壁面
にレーザビームスポット12が照射されることにより行な
われる。このレーザトリミングは、１μＪ程度のエネル
ギを有するレーザビームが５μｍ程度の径を有するよう
に制御されたスポットを用いて行なわれる。
これにより、レーザがLTヒューズにめがけて照射され
ると、レーザは層間絶縁膜２を透過し、ポリシリコン層
３に到達する。このレーザ照射によりポリシリコン層３
は熱を吸収し、溶融する。このとき、特にポリシリコン
層３上部の急激な温度上昇により圧力上昇が起こる。そ
のため、層間絶縁膜２が吹き飛ばされ、大気圧程度に圧
力が低下すると同時に、溶融したポリシリコン層３が気
化することにより除去される。
ると、レーザは層間絶縁膜２を透過し、ポリシリコン層
３に到達する。このレーザ照射によりポリシリコン層３
は熱を吸収し、溶融する。このとき、特にポリシリコン
層３上部の急激な温度上昇により圧力上昇が起こる。そ
のため、層間絶縁膜２が吹き飛ばされ、大気圧程度に圧
力が低下すると同時に、溶融したポリシリコン層３が気
化することにより除去される。
その結果、第3D図に示すように窪み13が溝11の側壁に
連なるように形成される。レーザ照射によって吹き飛ば
される層間絶縁膜２の厚みは従来の構造に比べて小さい
ので、大きなくぼみが形成されることはない。そのた
め、溝11の両側に位置する配線層４に損傷を与えるほど
のクレータが形成されることはない。また、気化したポ
リシリコン層３の一部がシリコン系の屑となって層間絶
縁膜２の上方に飛び散ったとしても、配線層４の表面は
下層保護膜６によって覆われているので配線層間の短絡
という問題を引起こすこともない。
連なるように形成される。レーザ照射によって吹き飛ば
される層間絶縁膜２の厚みは従来の構造に比べて小さい
ので、大きなくぼみが形成されることはない。そのた
め、溝11の両側に位置する配線層４に損傷を与えるほど
のクレータが形成されることはない。また、気化したポ
リシリコン層３の一部がシリコン系の屑となって層間絶
縁膜２の上方に飛び散ったとしても、配線層４の表面は
下層保護膜６によって覆われているので配線層間の短絡
という問題を引起こすこともない。
その後、試験用パッド電極５に所定の電気信号が印加
されることにより、LTヒューズの切断除去によって所定
の冗長回路が置換されたことが確認検知される。
されることにより、LTヒューズの切断除去によって所定
の冗長回路が置換されたことが確認検知される。
第3E図を参照して、少なくとも、試験用パッド電極５
の表面を露出し、下層保護膜６をも覆うように、プラズ
マ窒化膜からなる上層保護膜14が形成される。溶断除去
されないLTヒューズを構成するポリシリコン層３が存在
する領域においては、第3F図に示すように上層保護膜14
が形成される。この上層保護膜によって溝を埋めてもよ
い。
の表面を露出し、下層保護膜６をも覆うように、プラズ
マ窒化膜からなる上層保護膜14が形成される。溶断除去
されないLTヒューズを構成するポリシリコン層３が存在
する領域においては、第3F図に示すように上層保護膜14
が形成される。この上層保護膜によって溝を埋めてもよ
い。
さらに、この発明に従った半導体装置の製造方法の他
の実施例について説明する。第4A図〜第4E図は、レーザ
トリミング工程を含む半導体装置の製造方法を工程順に
示す断面図である。
の実施例について説明する。第4A図〜第4E図は、レーザ
トリミング工程を含む半導体装置の製造方法を工程順に
示す断面図である。
第4A図を参照して、第3A図と同様にしてLTヒューズと
してのポリシリコン層３および配線層４、試験用パッド
電極５が形成される。
してのポリシリコン層３および配線層４、試験用パッド
電極５が形成される。
第4B図を参照して、ポリシリコン層３が埋込まれた領
域の層間絶縁膜２の表面のみを露出するようにレジスト
膜７が形成される。このレジスト膜７をマスクとして用
いてエッチングされることにより、層間絶縁膜２が選択
的に除去される。
域の層間絶縁膜２の表面のみを露出するようにレジスト
膜７が形成される。このレジスト膜７をマスクとして用
いてエッチングされることにより、層間絶縁膜２が選択
的に除去される。
第4C図に示すように、底壁面がポリシリコン層３の上
面と6000〜8000Å程度の距離t2だけ隔てるように、溝11
が配線層４の間の層間絶縁膜２に形成される。
面と6000〜8000Å程度の距離t2だけ隔てるように、溝11
が配線層４の間の層間絶縁膜２に形成される。
その後、第4D図に示されるように、試験用パッド電極
５の表面を少なくとも露出するように下層保護膜６が形
成される。露出された試験用パッド電極５の表面にテス
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。これにより回路の不良箇所が検知さ
れた場合に、所定の論理に従って、切断されるべきLTヒ
ューズの部分にレーザトリミング処理が施される。第4D
図に示すようにレーザビームスポット12がLTヒューズと
してのポリシリコン層３の上方に照射される。
５の表面を少なくとも露出するように下層保護膜６が形
成される。露出された試験用パッド電極５の表面にテス
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。これにより回路の不良箇所が検知さ
れた場合に、所定の論理に従って、切断されるべきLTヒ
ューズの部分にレーザトリミング処理が施される。第4D
図に示すようにレーザビームスポット12がLTヒューズと
してのポリシリコン層３の上方に照射される。
その結果、第4E図に示すように、ポリシリコン層３お
よびその上の層間絶縁膜２が吹き飛ばされることによ
り、窪み13が形成される。溝11の側壁面には予め下層保
護膜６が形成されているので、層間絶縁膜２の内部に配
線層等が設けられていても配線層に損傷が加わることは
ない。すなわち、溝11の側壁に形成された下層保護膜６
が、レーザビーム照射に伴う層間絶縁膜２およびポリシ
リコン層３と吹き飛ばしに対するストッパとして働く。
よびその上の層間絶縁膜２が吹き飛ばされることによ
り、窪み13が形成される。溝11の側壁面には予め下層保
護膜６が形成されているので、層間絶縁膜２の内部に配
線層等が設けられていても配線層に損傷が加わることは
ない。すなわち、溝11の側壁に形成された下層保護膜６
が、レーザビーム照射に伴う層間絶縁膜２およびポリシ
リコン層３と吹き飛ばしに対するストッパとして働く。
レーザトリミング処理が施された後、試験用パッド電
極５にテスタの電極端子が押し当てられることにより、
所定の冗長回路によって不良の回路が置換されたことが
確認される。そして、第3E図の工程と同様にして上層保
護膜14が形成される。
極５にテスタの電極端子が押し当てられることにより、
所定の冗長回路によって不良の回路が置換されたことが
確認される。そして、第3E図の工程と同様にして上層保
護膜14が形成される。
なお、この発明は、不良の回路ブロックを予備の冗長
回路ブロックに置換える際に所定のリンク部を切断する
ように構成された、すなわちオープン路形成型冗長性素
子構造を有する半導体装置の幅広い分野、たとえばSRA
M、DRAM等の半導体記憶装置に適用可能である。
回路ブロックに置換える際に所定のリンク部を切断する
ように構成された、すなわちオープン路形成型冗長性素
子構造を有する半導体装置の幅広い分野、たとえばSRA
M、DRAM等の半導体記憶装置に適用可能である。
［発明の効果］ 以上のように、この発明によれば、接続導電層の直上
に絶縁層の凹部分の底壁が形成されている。この接続導
電層にめがけてレーザビームスポットが照射されること
により、その溶断除去が行なわれるとき、絶縁層および
接続導電層が吹き飛ばされる。容断除去される接続導電
層は絶縁層の底壁の直下に形成されているので、絶縁層
の吹き飛ばしによって大きな窪みが形成されることはな
い。そのため、配線層は損傷することなく、断線するこ
ともない。また、配線層の表面は保護膜によって覆われ
ているので、接続導電層の屑が配線層の上方に飛び散っ
たとしても配線層間の短絡が引起こされることもない。
したがって、レーザトリミング処理において配線層に損
傷を与えることのない半導体装置の構造が提供され得
る。これにより、製造歩留りに優れ、かつ信頼性の高い
半導体装置を提供することができる。
に絶縁層の凹部分の底壁が形成されている。この接続導
電層にめがけてレーザビームスポットが照射されること
により、その溶断除去が行なわれるとき、絶縁層および
接続導電層が吹き飛ばされる。容断除去される接続導電
層は絶縁層の底壁の直下に形成されているので、絶縁層
の吹き飛ばしによって大きな窪みが形成されることはな
い。そのため、配線層は損傷することなく、断線するこ
ともない。また、配線層の表面は保護膜によって覆われ
ているので、接続導電層の屑が配線層の上方に飛び散っ
たとしても配線層間の短絡が引起こされることもない。
したがって、レーザトリミング処理において配線層に損
傷を与えることのない半導体装置の構造が提供され得
る。これにより、製造歩留りに優れ、かつ信頼性の高い
半導体装置を提供することができる。
第１図は、この発明に従った接続導電層を備えた半導体
装置を示す断面図である。 第2A図、第2B図、第2C図は、第１図のII−II線における
断面構造の各実施例を示す断面図である。 第3A図、第3B図、第3C図、第3D図、第3E図、第3F図は、
第2A図に示された構造を有する半導体装置の製造方法
を、レーザトリミング工程を含む工程順に従って示す断
面図である。 第4A図、第4B図、第4C図、第4D図、第4E図は、第2C図に
示された構造を有する半導体装置の製造方法を、レーザ
トリミング工程を含む工程順に従って示す断面図であ
る。 第５図は、一般的に冗長回路を備えた半導体装置が複数
個形成されたウェハを示す平面図である。 第６図は、一般的に各チップごとに冗長回路を含む半導
体装置の内部構造を模式的に示す構成図である。 第７図は、一般的にDRAMの冗長回路を含むメモリセルア
レイおよびその周辺部を示すブロック図である。 第８図は、DRAMの冗長回路を一例として説明するための
概念図である。 第9A図、第9B図、第9C図は、従来の接続導電層を備えた
半導体装置におけるレーザトリミング工程を順に示す断
面図である。 第9D図は、レーザトリミングによってその一部分が溶断
除去されたLTヒューズを示す斜視図である。 なお、各図中同一符号は同一または相当部分を示す。
装置を示す断面図である。 第2A図、第2B図、第2C図は、第１図のII−II線における
断面構造の各実施例を示す断面図である。 第3A図、第3B図、第3C図、第3D図、第3E図、第3F図は、
第2A図に示された構造を有する半導体装置の製造方法
を、レーザトリミング工程を含む工程順に従って示す断
面図である。 第4A図、第4B図、第4C図、第4D図、第4E図は、第2C図に
示された構造を有する半導体装置の製造方法を、レーザ
トリミング工程を含む工程順に従って示す断面図であ
る。 第５図は、一般的に冗長回路を備えた半導体装置が複数
個形成されたウェハを示す平面図である。 第６図は、一般的に各チップごとに冗長回路を含む半導
体装置の内部構造を模式的に示す構成図である。 第７図は、一般的にDRAMの冗長回路を含むメモリセルア
レイおよびその周辺部を示すブロック図である。 第８図は、DRAMの冗長回路を一例として説明するための
概念図である。 第9A図、第9B図、第9C図は、従来の接続導電層を備えた
半導体装置におけるレーザトリミング工程を順に示す断
面図である。 第9D図は、レーザトリミングによってその一部分が溶断
除去されたLTヒューズを示す斜視図である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】少なくとも所定の機能を有する特定回路部
と、その特定回路部と同一の機能を有する予備の冗長回
路部とを含み、不良の前記特定回路部を前記冗長回路部
に置換えるために溶断除去され得る接続部分が形成され
た半導体装置であって、 主表面を有する半導体基板と、 少なくとも凹部分を有するように前記半導体基板の主表
面上に形成された絶縁層と、 前記凹部分の底壁の真下にその底壁から距離を隔てて形
成された接続導電層と、 前記凹部分を介在させて互いに距離を隔てて、前記絶縁
層の上に形成された配線層と、 前記配線層から距離を隔てた領域で前記絶縁層の上に形
成された試験用電極と、 少なくとも前記配線層の表面を覆い、かつ前記試験用電
極の表面を露出するように前記絶縁層の上に形成された
保護膜とを備え、 前記保護膜は、下層保護膜と上層保護膜とを含み、 前記試験用電極の表面上において、前記上層保護膜は上
記下層保護膜の端面を完全に覆うように延びている、半
導体装置。 - 【請求項２】少なくとも所定の機能を有する特定回路部
と、その特定回路部と同一の機能を有する予備の冗長回
路部とを含み、不良の前記特定回路部を前記冗長回路部
に置換えるために溶断除去され得る接続部分が形成され
た半導体装置であって、 主表面を有する半導体基板と、 少なくとも凹部分を有するように前記半導体基板の主表
面上に形成された絶縁層とを備え、 前記凹部分の底壁の真下にその底壁から距離を隔てて位
置する前記接続部分となる接続導電層は溶断除去されて
おり、溶断除去による開口が前記凹部分の底壁の領域内
に収まっており、さらに、 前記凹部分を介在させて互いに距離を隔てて、前記絶縁
層の上に形成された配線層と、 前記配線層から距離を隔てた領域で前記絶縁層の上に形
成された試験用電極と、 少なくとも前記配線層の表面を覆い、かつ前記試験用電
極の表面を露出するように前記絶縁層の上に形成された
保護膜とを備え、 前記保護膜は、下層保護膜と上層保護膜とを含み、 前記試験用電極の表面上において、前記上層保護膜は前
記下層保護膜の端面を完全に覆うように延びている、半
導体装置。 - 【請求項３】少なくとも所定の機能を有する特定回路部
と、その特定回路部と同一の機能を有する予備の冗長回
路部とを含み、不良の前記特定回路部を前記冗長回路部
に置換えるために溶断除去され得る接続部分が形成され
た半導体装置の製造方法であって、 半導体基板の主表面上に形成された接続導電層を覆うよ
うに絶縁層を形成する工程と、 前記接続導電層の真上の領域を挟むように互いに距離を
隔てた配線層と、その配線層から距離を隔てた試験用電
極とを形成する工程と、 底壁が前記接続導電層の真上に位置するように前記配線
層の間の前記絶縁層に凹部分を形成する工程と、 前記配線層の表面を覆い、かつ前記試験用電極の表面を
露出するように前記試験用電極の一部表面上を覆う下層
保護膜を形成する工程と、 前記試験用電極の表面上において前記下層保護膜の表面
を完全に覆うように上層保護膜を形成する工程とを備え
た、半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115640A JP2579235B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体装置およびその製造方法 |
| KR1019910003064A KR950001753B1 (ko) | 1990-05-01 | 1991-02-26 | 반도체장치 및 그 제조방법 |
| DE19914113961 DE4113961A1 (de) | 1990-05-01 | 1991-04-29 | Halbleitereinrichtung mit einem redundanzschaltkreisbereich und herstellungsverfahren fuer diese |
| US07/994,436 US5241212A (en) | 1990-05-01 | 1992-12-21 | Semiconductor device having a redundant circuit portion and a manufacturing method of the same |
| US08/074,517 US5888851A (en) | 1990-05-01 | 1993-06-11 | Method of manufacturing a semiconductor device having a circuit portion and redundant circuit portion coupled through a meltable connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115640A JP2579235B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412545A JPH0412545A (ja) | 1992-01-17 |
| JP2579235B2 true JP2579235B2 (ja) | 1997-02-05 |
Family
ID=14667648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115640A Expired - Fee Related JP2579235B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2579235B2 (ja) |
| KR (1) | KR950001753B1 (ja) |
| DE (1) | DE4113961A1 (ja) |
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| US8676851B1 (en) | 2012-08-30 | 2014-03-18 | Google Inc. | Executing transactions in distributed storage systems |
| US9058122B1 (en) | 2012-08-30 | 2015-06-16 | Google Inc. | Controlling access in a single-sided distributed storage system |
| US9164702B1 (en) | 2012-09-07 | 2015-10-20 | Google Inc. | Single-sided distributed cache system |
| US9313274B2 (en) | 2013-09-05 | 2016-04-12 | Google Inc. | Isolating clients of distributed storage systems |
| CN113013090B (zh) * | 2021-02-07 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的熔断填充方法及半导体结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
| US4853758A (en) * | 1987-08-12 | 1989-08-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Laser-blown links |
| JPH0344062A (ja) * | 1989-06-30 | 1991-02-25 | American Teleph & Telegr Co <Att> | 改善された可溶性リンクを有する集積回路 |
-
1990
- 1990-05-01 JP JP2115640A patent/JP2579235B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-26 KR KR1019910003064A patent/KR950001753B1/ko not_active IP Right Cessation
- 1991-04-29 DE DE19914113961 patent/DE4113961A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001753B1 (ko) | 1995-02-28 |
| DE4113961A1 (de) | 1991-11-14 |
| JPH0412545A (ja) | 1992-01-17 |
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