JPS61168242A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、ヒユーズを備えた半導体集積回路袋　　置に適用し
て有効な技術に関するものである。

［背景技術］ ＲＡＭ、ＲＯＭ等の半導体記憶装置では、一つでも不良
のメモリセルがあると、正確な情報を記憶することがで
きなくなる。そこで、数行分あるいは数列分の冗長メモ
リセルをメモリマットの周辺に設け、この冗長メモリセ
ルと不良のメモリセルとを回路的に継ぎ替えて、正確な
情報の記憶を可能にしている。前記冗長メモリセルと不
良メモリセルとの継ぎ替えは、メモリセルを選択するた
めのアドレス比較回路にヒユーズを設けておく（アドレ
ス比較方式）か、デコーダ回路にヒユーズを設け（デコ
ーダ制御方式）でおき、このヒユーズを溶断することに
よって行っている。

前記ヒユーズの溶断は、溶断不良を低減するために、ヒ
ユーズに電流を流して溶断する方法に替えて、レーザー
ビームによって溶断する方法が用いられる傾向にある。

本発明者は、半導体集積回路装置の高集積化、微細化に
伴ってレーザービームを細くしなければならず、レーザ
ー装置のビームの合せが悪い場合い、レーザービームが
ヒユーズより外れて照射され、ヒユーズの溶断不良が発
生するという問題点を見出した。

なお、不良メモリセと冗長メモリセルとを継ぎ替えるた
めのヒユーズに関する技術は１例えば、日経エレクトロ
ニクス、１９８１年１２月７日号。

Ｐ２Ｓ５乃至ｐ２４５に記載されている。

［発明の目的］ 本発明の目的は、ヒユーズの溶断不良を防止することが
可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の信頼性を向
上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願瞬おいて開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上に設けられ、レーザービーム、
電子ビーム等を照射することによって溶断するヒユーズ
を備えた半導体集積回路装置において、前記ヒユーズを
ビームが照射される領域に複数個設けそれら複数個のヒ
ユーズを電気的に直゛、列に接続することによって、ビ
ームがヒユーズから外れて照射されるのを防止すること
により、ヒユーズの溶断不良を防止するものである。

以下、本発明の構成について、実施例とともに説明する
。

実施例は、本発明によるヒユーズ例を適用したスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）について説明
する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例１］ 第１図乃至第９図は、本発明の実施例■の半導体集積回
路装置を説明するための図であり、第１図は、半導体集
積回路装置のメモリセルの平面図、第２図は、最上層の
導電層を除去して示す半導体集積回路装置のメモリセル
の平面図、第３図は、第２層目および最上層の導電層を
除去して示す半導体集積回路装置のメモリセルの平面図
、第４図は、第１図のｍＶ−ＩＶ切断線における断面図
、第５図は、第１図の■−■切断線にける断面図、第６
図は、メモリセルの等価回路図、第７図は、半導体集積
回路装置の周辺回路に設けられた冗長用ヒユーズの平面
図、第８図は、第７図の■−■切断線における断面図、
第９図は、第７図の［Ｘ−ＩＸ切断線における断面図で
ある。

第１図乃至第９図において、１はｐ−型単結晶シリコン
からなる半導体基板であり、所定の表面上にフィールド
絶縁膜２が設けてあり、その下部にｐ＋型チャネルスト
ッパ領域３が設けられている。

本実施例のＳＲＡＭのメモリセルは、第６図に示すよう
に、ＭＩＳＦＥＴ４．５と、負荷抵抗６．７とで構成し
たフリップフロップ回路と、フリップフロップ回路の入
出力端に接続されたスイッチ用ＭＩ　５ＦＥＴ８．９と
からなっている。

ＭＩＳＦＥＴ４．５は、ゲート絶縁膜１０、ゲート電極
１１、ｎ＋型のソース領域およびドレイン領域１２とか
ら構成しである。

スイッチ用ＭＩ　５ＦＥＴ８．９は、ゲート絶縁膜１０
、ゲート電極１４、ｎ＋型のソース領域およびドレイン
領域１５とから構成しである。

ゲート電極１１．１４は、製造工程における第１層目の
導電層であり、例えばＣＶＤ技術によって得られる多結
晶シリコンを用いて形成される。

なお、ゲート電極１１．１４は高融点金属（Ｍｏ、Ｔａ
、Ｗ、Ｔｉ）層またはそのシリサイド層や多結晶シリコ
ン層上に高融点金属層またはそのシリサイド層を設けた
二層構造としてもよい。特に、ゲート電極１４は、フィ
ールド絶縁膜２上を延在してワード線ＷＬを構成してい
る。

負荷抵抗６．７は、半導体基板ｌ上の全面を覆って設け
たリンシリケートガラス（ＰＳＧ）膜からなる絶縁膜１
６上を延在する導電層１７の所定部に設けてあり、一端
は電源電位Ｖｃ　ｃ　（５［Ｖ］）に接続してあり、他
端は接続孔１８．１９．２０のいずれかを通して所定の
ＭＩＳＦＥＴ４．５．８．９に接続されている。

導電層１７は、製造工程における第２層目の導電層であ
り１例えばＣＶＤ技術によって得られる多結晶シリコン
層を用いて形成しである。導電層１７は、リン等のｎ型
不純物を導入することによって、その抵抗値を充分に小
さくしてあり、負荷抵抗６．７は、製造工程中に前記ｎ
型不純物を導入するのを防止することによって、１０乃
至１００　［ＧΩ］程度の抵抗値を有するように形成し
たものである。

データ線ＤＬ、ＤＬとして用いられる導電層２１は、絶
縁膜１６を覆って設けたＰＳＧ等の絶縁膜２２上を延在
し、接続孔２３を通してスイッチ用ＭＩＳＦＥＴ８．９
に接続しである。また、導電層２１はアルミニウユム層
からなり、ＰＳＧ等の保護膜２７によって覆われている
。

メモリマットは、メモリセルを行列状に配置することに
よって構成されるが、例えば製造工程中に絶縁破壊耐圧
不良のゲート絶縁膜１０が形成されると、そのゲート絶
縁膜１０を備えたメモリセルのためにメモリマット全体
が使用不可能となり、製品全体が不良品となってしまう
。

そこで、冗長用メモリセルをメモリマットの周辺部に数
行分および数列分設け、これらの冗長用メモリセル列ま
たは行と、不良のメモリセルが接”続されるワード線ま
たはデータ線とを回路的に継ぎ替えることによって、メ
モリマット全体が使用不可能となるのを防止している。

冗長用メモリセルと不良メモリセルとの継ぎ替えは、第
７図乃至第９図に示した冗長用ヒユーズ２４を溶断する
ことによって行なう。冗長用ヒユーズ２４は、図示して
いないが、周辺回路中のアドレス比較回路またはデコー
ダ回路部に設けられる。

例えば、冗長用ヒユーズ２４を８個設け、それぞれの冗
長用ヒユーズ２４を２値論理に対応させることによって
、２５６本のワード線を選択することができる。

同様に、８個の冗長用ヒユーズ２４によって２５６対の
データ線を選択することができる。

本実施例の冗長用ヒユーズ２４は、第７図に示すように
、３本のヒユーズ２４Ａ、２４Ｂ、２４Ｃを導電層２５
によって電気的に直列に接続して構成しである。

本実施例における冗長用ヒユーズ２４はワード線ＷＬを
形成する工程を用いて形成し、また導電層２５は負荷抵
抗６．７が設けられている導電層１７を形成する工程を
用いて形成したものである。

導電層２５はデータ線である導電層２１を形成する工程
を用いて形成してもよい。また、冗長用ヒユーズ２４と
導電層２５とは、接続孔２６を通して接続しであるが、
この接続孔２６はメモリセル中の導電層１７とＭＩＳＦ
ＥＴ４とを接続するための接続孔１８を形成する工程を
用いて形成したものである。なお、冗長用ヒユーズ２４
は導電層１７を形成する工程を用いて形成してもよく、
この場合導電層２５はデータ線である導電層２１を形成
する工程を用いて形成すればよい。

すなわち、冗長用ヒユーズ２４は、それを形成するため
の専用の製造工程を用意することなく形成することがで
きる。

なお、第７図および第９図に示すように、冗長用ヒユー
ズ２４を設けたフィールド絶縁膜２は、他のフィールド
絶縁膜２と分離するのが望ましい。

開孔２８から侵入した汚染がフィールド絶縁膜２中を拡
散し、ＭＩＳＦＥＴ等の素子部分に達するのを防止する
ためである。本実施例によれば、ナトリウムイオン等の
汚染はｎ＋型半導体領域１２、ＰＳＧ膜１６およびＰＳ
Ｇ膜１６からリンが拡散されたゲート絶縁膜ｌＯによっ
てゲッターされる。

不良メモリセルと冗長メモリセルとを継ぎ替えるための
冗長用ヒユーズ２４の溶断は、保護膜２７を形成し、不
良の半導体素子の有無を確認するために行われる電気的
特性試験の後に実施される。

本実施例では、レーザービームを照射することによって
、冗長用ヒユーズ２４を溶断する。絶縁膜１６．２２お
よび保護膜２７には、通常レーザービームを透過するシ
リコン酸化膜あるいはフォスフオシリケードガラスが用
いられるが、絶縁膜１６．２２によって覆っであると、
冗長用ヒユーズ２４の蒸発が不完全となる恐れがある。

そこで、冗長用ヒユーズ２４を溶断する際には、第７図
乃至第９図に示すように、予じめ冗長用ヒユーズ２４を
覆う絶縁膜１６．２２および保護膜−２７を選択的に除
去して開孔２８を形成しておく必要がある。ただし、薄
い絶縁膜または保護膜が残っていてもよい。それらの合
計の厚さが約１［μｍ］以下であればレーザー溶断は充
分可能である。

なお、開孔２８は、全ての冗長用ヒユーズ２４に対して
形成しておく必要がある。

開孔２８は、例えばレジストをマスクとし、ドライエツ
チングによって、絶縁膜１６．２２および保護膜２７を
選択的に除去して形成する。

レーザービームは、そのスポットがヒユーズ２４Ｂの中
央部にくるように照射される。しかし、レーザー装置の
合せ精度にも限界があり、レーザービームのスポットを
確実にヒユーズ２４Ｂの中央部に合せることは極めて困
難である。

ところが、本実施例では、第７図または第９図に示すよ
うに、レーザービームが照射される領域に複数のヒユー
ズ２４Ａ、２４Ｂ、２４Ｃを配置し、それらを電気的に
直列に接続して冗長用ヒユーズ２４を構成した。このこ
とから、レーザービームが前記中央部からすれて照射さ
れても確実に冗長用ヒユーズ２４を溶断することができ
るので、レーザービームの合せずれによる冗長用ヒユー
ズ２４の溶断不良を防止することができる。

ここで、レーザービームが照射される領域とは、レーザ
ービームのスポットの平面的な面積と、レーザービーム
の合せずれの範囲とを含むものである。

ヒユーズ２４Ａ、２４Ｂ、２４Ｇのそれぞれの間隔の具
体例としては、レーザービームのスボツトの径が８［μ
ｍ］であり、ヒユーズ２４Ａ、２４Ｂ、２４Ｃの線幅が
２［μｍコであるならば３［μｍ］程度にする。

冗長用ヒユーズ２４を溶断し、不良メモリセルと、冗長
メモリセルとを継ぎ替えた後に、再度テスターによって
電気的特性試験を行う。この特性試験は、主に不良メモ
リセルが属するワード線ＷＬおよびデータ線ＤＬ、ＤＬ
と、冗長メモリセルとの継ぎ替が確実に為されたことを
確認するためのものである。

なお、前記特性試験が終了した後に、必要に応じて、冗
長用ヒユーズ２４を覆うために、保護膜２７上にさらに
保護膜を形成してもよい。そして、チップの周辺部に設
けられているポンディングパッド上の保護膜を除去して
、本実施例の半導体集積回路装置は完成する。

［実施例■］ 実施例■は、前記ヒユーズ２４Ａ、２４Ｂ、２４Ｃ中を
流れるべき電流が同じ向きに流れるように、ヒユーズ２
４Ａ、２４Ｂ、２４Ｃのそれぞれを直列に接続したもの
である。

第１０図、第１１図Ａ、第１１図Ｂは、実施例■を説明
するための図であり、第１０図は、周辺回路に設けられ
る冗長用ヒユーズの平面図、第】１図Ａおよび第１１図
Ｂは、第１Ｏ図の等価回路図である。

なお、第１０図において、絶縁膜１６．２２および保護
膜２７は図示していない。

第１０図において、２９はＲ重層であり、ヒユーズ２４
Ａ、２４Ｂ、２４Ｃに流れるべき電流の向が同じになる
ように、それらヒユーズ２４Ａ、２４Ｂ、２４Ｃのそれ
ぞれを直列に接続するためのものである。導電層２９は
、負荷抵抗６．７が設けられる導電層１７と同一工程に
よって形成したものであり、接続孔３０を通してヒユー
ズ２４Ａ、２４Ｂ、２４Ｃに接続しである。

導電層２９は、絶縁膜１６上に設けられており。

接続孔３０は絶縁膜１６を除去することによって形成し
たものである。

３１は導電層であり、データ線ＤＬ、ＤＬとなる導電層
２１と同一工程によって形成したものであり、絶縁膜２
２上に設けられている。導電層３１は、一端がＨレベル
の電源端子またはアドレス比較回路内のＭＩＳＦＥＴに
接続され、他端が絶縁膜２２を選択的に除去して形成し
た接続孔３２を通してヒユーズ２４Ａあるいは２４Ｃに
接続しである。また、導電層３１は保護膜２７によって
覆われている。

開孔２８は実施例Ｉと同様に、絶縁膜１６．２２および
保護膜２７を除去することによって形成したものであり
、一点鎖線で図示しである。

レーザービームがヒユーズ２４Ｂの中央部からずれて照
射されることによって、例えばヒユーズ２４Ａと２４Ｂ
とが伴に溶断されたとする。ところが、半導体集積回路
装置の集積化が向上し、またレーザビームのスポット径
が小さくなっていくに伴って、ヒユーズ２４Ａ、２４Ｂ
、２４Ｃのそれぞれの間隔が縮少される。このために、
前記のように、ヒユーズ２４Ａと２４Ｂとが伴に溶断さ
れると、融けたヒユーズ２４Ａおよび２４Ｂが平節約に
広がるために再導通を生じることが考えられる。

そこで、本実施例では、隣接し、かつ平行に配置された
ヒユーズ２４Ａ、２４Ｂ、２４Ｃにおいて、第１の端子
を、ヒユーズ２４Ａ、２４Ｂ、２４Ｃの外側を迂回して
通し、隣接する端子以外の第２の端子に接続することに
よって、ヒユーズ２４Ａ、２４Ｂ、２４Ｃ中を流れるべ
き電流が同じ向きに流れるようにした。

第１１図Ａあるいは第１１図Ｂに示すように、隣接する
ヒユーズ２４Ａ、２４Ｂの間に、×と−とで示したよう
な短絡が生じても、電路を確実に遮断することができる
。

なお、本実施例の冗長用ヒユーズ２４は、３本のヒユー
ズ２４Ａ、２４Ｂ、２４Ｃによって構成しであるが、レ
ーザービームの合せ精度が向上した場合には、ヒユーズ
２４Ａと２４Ｂとの２本のみによって構成してもよい。

一方、レーザービームが照射される領域に４本以上のヒ
ユーズを設け、それら４本以上のヒユーズを前記と同様
に、溶断されたヒユーズが再導通によって電気的閉路を
構成するために必要な一対の溶断部が対角状になるよう
に、電気的に直列に接続することによって、レーザービ
ームの合せずれによる溶断不良をさらに良好に防止する
ことができる。

［実施例■］ 実施例■は一本のヒユーズを蛇行するように形成するこ
とによって、レーザービームの合せずれによる溶断不良
を防止したものである。

なお、第１２図には、絶縁膜１６．２２および保護膜２
７を図示していない。

第１２図において、ヒユーズ２４を蛇行するような形状
に形成することによって、レーザービームがヒユーズ２
４の中央からずれて照射されてもヒユーズ２４にレーザ
ービームを照射することができるので、ヒユーズ２４の
溶断不良を防止することができる。レーザービームの直
径が蛇行するヒユーズ２４の距離ｄと同一かそれ以上で
あればよい。

本実施例のヒユーズ２４は、ワード線ＷＬを形成する工
程と同一工程によって形成したものであり、両端部には
第２層目の導電層３３が絶縁膜１６を除去して形成した
接続孔３４を通して電気的に接続しである。導電層３３
は、ヒユーズ２４をＨレベルの電源端子、または周辺回
路内のＭＩＳＦ、　Ｅ　Ｔに接続するためのものである
。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、レーザービームが照射される領域に複数のヒユ
ーズを配置し、それらを電気的に直列に接続して一つの
冗長用ヒユーズとしたことにより、レーザービームが前
記領域の中央部からずれて照射されてもヒユーズを確実
に溶断することができるので、レーザービームの合せず
れによるヒユーズの溶断不良を防止することができる。

（２）、隣接し、かつ平行に配置された複数のヒユーズ
において、複数のヒユーズの中を流れるべき電流の向き
が同じ向きになるように、第１の端子を、複数のヒユー
ズの外側を迂回させ、隣接する端子以外の第２の端子に
接続したことにより、溶断されたヒユーズが再導通によ
って電気的閉回路を構成するために必要な一対の溶断部
を対角線上に離隔することができるので、隣接するヒユ
ーズの間に溶断不良による短絡が生じても、電路を確実
に遮断することができる。

（３）、ヒユーズを蛇行するような形状に形成すること
によって、レーザービームがヒユーズの中央からずれて
照射されても、ヒユーズにレーザービームを照射するこ
とができるので、ヒユーズの溶断不良を防止することが
できる。

（４）、前記（１）、（２）または（３）によって、半
導体集積回路の電気的信頼性を向上することができる。

以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、前記ヒユーズの溶断はレーザービームばかりで
なく、電子ビームを用いて溶断することもできる。

また、前記実施例はＳＲＡＭについて説明したが、冗長
用ヒユーズを備えたメモリであれば、本発明は適用でき
る。

さらに、本発明は、メモリばかりでなく、ヒユーズを備
えた半導体集積回路装置に適用することができる。ヒユ
ーズを備えた半導体集積回路装置としては、例えば抵抗
素子とヒユーズとからなる直列回路素子を複数並列に接
続し、ヒユーズを溶断することによって、基準電圧を調
整するようにしたものがある。

【図面の簡単な説明】

第１図乃至第９図は、本発明の実施例Ｉの半導体集積回
路装置を説明するための図であり、第１図は、半導体集
積回路装置のメモリセルの平面図、 第２図は、最上層の導電層を除去して示す半導体集積回
路装置のメモリセルの平面図、第３図は、第２層目およ
び最上層の導電層を除去して示す半導体集積回路装置の
メモリセルの平面図、 第４図は、第１図のＩＶ−ＴＶ切断線における断面図、 第５図は、第１図の■−■切断線にける断面図、第６図
は、メモリセルの等価回路図、 第７図は、半導体集積回路装置の周辺回路に設けられた
冗長用ヒユーズの平面図、 第８図は、第７図の■−■切断線における断面図、 第９図は、第６図のＩＸ−ＴＸ切断線における断面図で
ある。 第１０図、第１１図Ａ、第１Ｔ図Ｂは、実施例■を説明
するための図であり、 第１０図は、周辺回路に設けられるヒユーズの平面図、 第１１図Ａおよび第１１図Ｂは、第１０図の等価回路図
である。 第１２図は、実施例■を説明するための図であリ、周辺
回路に設けられるヒユーズの平面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４．５．８．９・・・ＭＩ
　５ＦＥＴ、６．７・・負荷抵抗、１０・・ゲート絶縁
膜、１１．１４・・・ゲート電極、１２．１５・・・ソ
ース領域、ドレイン領域、１６．２２・・・絶縁膜、１
７．２１．２５．２９．３１．３３・・・導電層、１８
．１９．２０．２３．２６．３０．３２．３４・・・接
続孔、２４．２４Ａ、２４Ｂ、２４Ｃ・・・ヒユーズ、
２７・・・保護膜、２８・・・開孔、ＷＬ・・・ワード
線、ＤＬ、ＤＬ・・・データ線。 ＝２３− 第　　５　　図 一す／１１− 第　　６　　図 第１１図 （Ａ＞ Ｌ７１／ 第　　１１　図 （Ｂ） Ｊ／

Claims (1)

1. 【特許請求の範囲】 １、レーザービーム、電子ビーム等を照射することによ
   って溶断するヒューズを有する半導体集積回路装置であ
   って、前記ヒューズは、ビームが照射される領域に設け
   た複数個のヒューズを電気的に直列に接続したものであ
   ることを特徴とする半導体集積回路装置。 ２、前記半導体集積回路装置は、半導体基板に設けたト
   ランジスタを用いて構成したメモリセルと、該メモリセ
   ルを半導体基板に複数配置することによって構成したメ
   モリマットと、該メモリマットの周辺部に設けた冗長用
   メモリセルとを備えていることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、前記ヒューズは、前記半導体集積回路装置における
   メモリマット中の不良メモリセルと、冗長メモリセルと
   を電気的に継ぎ替えるための冗長用ヒューズであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ４、レーザービーム、電子ビーム等を照射することによ
   って溶断するヒューズを有する半導体集積回路装置にお
   いて、ビームが照射される領域に前記ヒューズを複数個
   設け、第１の端子を、複数のヒューズの外側を迂回させ
   、隣接する端子以外の第２の端子に接続したことを特徴
   とする半導体集積回路装置。 ５、前記半導体集積回路装置は、半導体基板に設けたト
   ランジスタを用いて構成したメモリセルと、該メモリセ
   ルを半導体基板に複数配置することによって構成したメ
   モリマットと、該メモリマットの周辺部に設けた冗長用
   メモリセルとを備えていることを特徴とする特許請求の
   範囲第４項記載の半導体集積回路装置。 ６、前記ヒューズは、前記半導体集積回路装置における
   メモリマット中の不良メモリセルと冗長用メモリセルと
   を電気的に継ぎ替えるための冗長用ヒューズであること
   を特徴とする特許請求の範囲第４項記載の半導体集積回
   路装置。