KR19990004368A - 반도체 소자 - Google Patents
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Abstract
본 발명은 리페어 유무 확인을 위한 신호 휴즈의 블로잉 시 기판과 신호 휴즈 사이의 숏트로 인한 누설 전류를 방지할 수 있는 반도체 소자를 개시한다.
본 발명에 따른 반도체 소자는 반도체 기판과, 기판 상에 형성된 필드 절연막과, 필드 절연막 상에 형성되고 신호 휴즈로 작용하는 제 1 도전막 패턴과, 제 1 도전막 패턴 상에 형성되고 제 1 도전막 패턴을 소정 부분 노출시키는 콘택홀을 구비한 제 1 절연막과, 콘택홀을 통하여 제 1 도전막 패턴과 콘택하면서 신호 휴즈로 작용하는 제 2 도전막 패턴과, 제 2 도전막 패턴을 소정 부분 노출시키면서 기판 전면에 형성된 제 2 절연막을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 디램(Dynamic Random Access Memory ; DRAM) 소자에서, 리페어의 유무를 확인할 수 있는 신호 휴즈(Signature Fuse)를 갖는 반도체 소자에 관한 것이다.
반도체 메모리 소자는 행과 열의 매트릭스 형태로 배열되는 다수개의 메모리 셀을 가지고 있으며, 메모리의 용량이 증가됨에 따라 더욱 많은 수의 메모리 셀들이 단위 면적에 배열된다. 그리고, 반도체 메모리 소자에서는 어느 하나의 메모리 셀에 결함이 발생하여도 그 반도체 소자는 사용할 수 없게 된다. 그래서, 반도체 메모리 소자에 결함이 발생된 메모리 셀이 존재하더라도 이를 사용할 수 있도록하여 수율을 향상시키는 방법으로서, 노멀 메모리 셀 어레이의 스페어 셀을 구비하여 결함이 발생된 노멀 메모리 세을 스페어 셀로 대치하는 방법이 제시되었다. 즉, 리페어 기술이 제안된 초창기에는 반도체 메모리 장치의 각 비트라인이나 워드라인마다 퓨즈를 접속하고, 노멀 메모리 셀에 결함이 발생시에 상기 노멀 메모리 셀에 연결된 비트라인이나 워드라인에 접속된 퓨즈를 레이저 투사와 같은 방법으로 컷팅하는 리페어를 수행하였다. 최근에는 결함이 발생된 비트라인이나 워드라인의 동작 대신에 스페어 워드라인이나 비트라인이 동작하게 함으로써 리페어가 수행된다. 또한, 리페어의 수행 후, 리페어 유무를 확인할 수 있도록, 라이트 인에이블() 핀(pin)에 신호 휴즈(Signature Fuse)를 만들어서,이를 컷팅함으로써, 흐르는 전류의 유무로 리페어를 확인하였다.
도 1A 및 도 1B는 종래의 신호 휴즈가 구비된 반도체 장치를 나타낸 평면도 및 단면도로서, 도 1B는 도 1A의 1B-1B' 선에 따른 단면도이다.
도 1A 및 도 1B에 도시된 바와 같이, P형 반도체 기판(1)과, 기판(1) 상에 형성된 필드 산화막(2)과, 필드 산화막(2) 상에 형성된 폴리실리콘막 패턴으로 이루어진 신호 휴즈(3)와, 신호 휴즈(3) 상에 형성되고, 신호 휴즈(3)를 소정 부분 노출시키는 절연막(4)으로 구성되어 있다.
그러나, 상기한 바와 같은 종래의 신호 휴즈를 컷팅하여 리페어의 유무를 확인하는데 있어서는 다음과 같은 문제가 발생한다. 즉, 반도체 장치의 고집적화에 다라, 메모리 소자 내의 리던던시 휴즈와 신호 휴즈의 사이즈가 감소됨에 딸, 리페어 수행에 어려움이 발생하게 되고, 이에 따른 리페어 조건의 조절에 따라, 반도체 공정제어에 이상이 발생하는 경우가 있다. 이로 인하여, 리페어를 위한 리던던시 휴즈와 리페어 유무 확인을 위한 신호 휴즈에서, 두께 및 오픈 상태에서의 차이가 발생한다. 이에 따라, 퓨즈 블로잉(lobwing) 시, 레이저 빔 조사 불량에 의해 기판에 결함(damage)이 발생된다. 따라서, 빈호 휴즈와 기판이 숏트되어, 신호 휴즈가 연결된 워드라인 인에이블() 핀(도시되지 않음)의 전류 통로가 형성됨으로써, 과다한 누설전류가 발생하여, 반도체 장치의 특성 및 수율을 저하시킨다.
따라서, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 리페어 유무 확인을 위한 신호 휴즈의 블로잉 시 기판과 신호 휴즈 사이의 숏트로 인한 누설 전류를 방지할 수 있는 반도체 소자를 제공함에 그 목적이 있다.
도1A 및 도 1B는 종래의 신호 휴즈가 구비된 반도체 소자의 평면도 및 단면도.
도2A 및 도 2B는 본 발명의 실시예에 따른 신호 휴즈가 구비된 반도체 소자의 평면도 및 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : P형 반도체 기판 12 : 필드 산화막
13,14 : 제 1 및 제 2 폴리실리콘막 패턴
15 : 절연막 100 : BPSG막
110 : 신호 휴즈
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판과, 기판 상에 형성된 필드 절연막과, 필드 절연막 상에 형성되고 신호 휴즈로 작용하는 제 1 도전막 패턴과, 제 1 도전막 패턴 상에 형성되고 제 1 도전막 패턴을 소정 부분 노출시키는 콘택홀을 구비한 제 1 절연막가, 콘택홀을 통하여 제 1 도전막 패턴과 콘택하면서 신호 휴즈로 작용하는 제 2 도전막 패턴과, 제 2 도전막 패턴을 소정부분 노출시키면서 기판 전면에 형성된 제 2 절연막을 포함한다.
상기한 본 발명에 의하면, 신호 휴즈를 제 1 절연막이 개재된 제 1 및 제 2 도전막 패턴으로 형성함에 따라, 레이저 빔의 조사 불량시, 기판과 신호 휴즈의 숏트를 방지하여 누설 전류를 억제시킬 수 있다.
[실시예]
이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A 및 도 2B는 본 발명의 일 실시예에 따른 신호 휴즈가 구비된 반도체 소자의 평명도 및 단면도로서, 도 2B는 도 2A의 2B-2B' 선에 따른 단면도이다.
도 2A 및 도 2B에 도시된 바와 같이, P형 반도체 기판(11) 상에 형성된 필드 산화막(12)과, 필드 산화막(12) 상에 형성된 제 1 폴리실리콘막 패턴(13)과, 제 1 폴리실리콘막(13)과 소정 부분 콘택(C)된 제 2 폴리실리콘막 패턴(14)으로 구성된 신호 휴즈(110)와, 제 1 폴리실리콘막 패턴(13)과 제 2 폴리실리콘막 패턴(14) 사이에 개재된 BPSG막(100)과, 제 2 폴리실리콘막 패턴(14)을 소정 부분 노출시키면서 제 2 폴리실리콘막 패턴(14) 및 BPSG막(100) 상에 형성된 절연막(15)으로 구성되어 있다.
상기 실시예에 의하면, 신호 휴즈(110)가 BPSG막(100)이 개재된 제 1 및 제 2 폴리실리콘막 패턴(13,14)으로 형성된다. 이에 딸, 휴즈 블로잉시, 레이저 빔조사 불량이 발생하더라도, 제 2 폴리실리콘막(14)이 컷팅되면, BPSG막(100)과 제 1 폴리실리콘막 패턴(13)에 의해, 기판(11)에서 결함이 발생되지 않는다. 또한, 강력한 레이저 빔으로 인하여, 신호 휴즈(110)가 완전히 컷팅되어, 제 1 및 제 2 폴리실리콘막 패턴(13,14)이 모두 컷팅되더라도, 제 2 폴리실리콘막 패턴(14)과 BPSG막(100)이 기판(11)과 제 1 폴리실리콘막 패턴(13)에 대한 완충역할을 하게 되어, 기판(11)에서의 결함 발생이 방지됨으로써, 누설 전류가 방지된다.
상기 실시예에 의하면, 신호 휴즈를 BPSG막이 개재된 제 1 및 제 2 폴리실리콘막 패턴으로 형성함에 따라, 레이저 빔의 조사 불량시, 기판과 신호 휴즈의 숏트를 방지하여 누설 전류를 억제시킬 수 있다. 이에 따라, 반도체 소자의 안정성이 증가되어, 반도체 소자의 특성 및 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (4)
- 반도체 기판과,상기 기판 상에 형성된 필드 절연막과,상기 필드 절연막 상에 형성되고 신호 휴즈로 작용하는 제 1 도전막 패턴과,상기 제 1 도전막 패턴 상에 형성되고 상기 제 1 도전막 패턴을 소정 부분 노출시키는 콘택홀을 구비한 제 1 절연막과,상기 콘택홀을 통하여 상기 제 1 도전막 패턴과 콘택하면서 신호 휴즈로 작용하는 제 2 도전막 패턴과,상기 제 2 도전막 패턴을 소정 부분 노출시키면서 상기 기판 전면에 형성된 제 2 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 2 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028457A KR19990004368A (ko) | 1997-06-27 | 1997-06-27 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028457A KR19990004368A (ko) | 1997-06-27 | 1997-06-27 | 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990004368A true KR19990004368A (ko) | 1999-01-15 |
Family
ID=65987977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028457A KR19990004368A (ko) | 1997-06-27 | 1997-06-27 | 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990004368A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000076829A (ko) * | 1999-03-12 | 2000-12-26 | 니시무로 타이죠 | 반도체 집적 회로 및 반도체 집적 회로의 제조 방법 |
-
1997
- 1997-06-27 KR KR1019970028457A patent/KR19990004368A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000076829A (ko) * | 1999-03-12 | 2000-12-26 | 니시무로 타이죠 | 반도체 집적 회로 및 반도체 집적 회로의 제조 방법 |
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