KR950001753B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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wiring layer
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가오루 모도나미
마사오 나가도모
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 이 발명에 따른 접속도전층을 구비한 반도체장치를 표시하는 단면도.
제2a도, 제2b도, 제2c도는 제1도의 Ⅱ-Ⅱ선에 있어서의 단면구조의 각 실시예를 표시하는 단면도.
제3a도, 제3b도, 제3c도, 제3d도, 제3e도, 제3f도는 제2a도에 표시된 구조를 가지는 반도체장치의 제조방법을 레이저트리밍 공정을 포함하는 공정순에 따라서 표시하는 단면도.
제4a도, 제4b도, 제4c도, 제4d도, 제4e도는 제2c도에 표시된 구조를 가지는 반도체장치의 제조방법을 레이저트리밍 공정을 포함하는 공정순에 따라서 표시하는 단면도.
제5도는 일반적으로 용장회로(冗長回路)를 구비한 반도체장치가 복수개 형성된 웨이퍼를 표시하는 평면도.
제6도는 일반적으로 각 칩마다에 용장회로를 포함하는 반도체장치의 내부구조를 모식적으로 표시하는 구성도.
제7도는 일반적으로 DRAM의 용장회로를 포함하는 메모리셀어레이 및 그 주변부분을 표시하는 블럭도.
제8도는 DRAM의 용장회로를 일예로서 설명하기 위한 개념도.
제9a도, 제9b도, 제9c도는 종래의 접속도전층을 구비한 반도체장치에 있어서의 레이저트리밍 공정을 순서에 따라 표시하는 단면도.
제9d도는 레이저트리밍에 의하여 그 일부분이 용단(溶斷)제거된 LT 퓨즈를 표시하는 사시도.
* 도면의 주요부분에 대한 부호의 설명
100 : 칩 103 : 전원
104 : 저항 106 : 전계효과 트랜지스터
101 : 시험용패드전극 S : 용장블럭
50 : 메모리셀어레이 51 : 로우디코더
52 : 워드드라이버 53 : 칼럼디코더
54 : 스페어디코더 55 : 스페어워드드라이버
이 발명은 반도체장치 및 그 제조방법에 관하고 적어도 소정의 기능을 가지는 특정회로부와, 그 특정회로와 동일한 기능을 가지는 예비용장회로부를 포함하고 불량한 특정회로부를 용장회로부로 치환하기 위하여 용단제거되어 얻어지는 접속부분이 형성된 반도체장치 및 그 제조방법에 관한 것이다.
일반적으로 스태틱·랜덤·액세스·메모리(SRAM), 다이나믹·랜덤·액세서리·메모리(DRAM) 등의 반도체장치에는 용장회로가 반도체장치의 제조양품율의 향상을 목적으로서 그 내부에 조립되어 있다. 이 용장회로는 반도체장치의 제조공정에 있어서 생기는 랜덤의 결함에 의한 반도체장치의 양품율저하를 방지하기 위하여 설치된다. 즉, 소정의 기능을 가지는 특정회로부에 대하여 용장도를 설치해두고, 소수의 결함이 생겼다하여도 반도체장치 전체로서의 기능이 손상되지 않도록 특정회로부와 동일한 기능을 가지는 예비의 용장회로부가 형성된다. 불량한 특정회로부를 용장회로부로 치환하기 위하여 레이저빔스파트에 의하여 용단제거되는 접속부분이 형성되어 있다.
이와 같은 용장회로 방식은 오픈회로 형성형이라고 불려진다. 상술한 오픈로형성형 용장성소자구조를 가지는 반도체장치에 관하여 그 구조를 개념적으로 설명한다.
제5도는 일반적으로 용장회로를 가지는 반도체장치가 개개의 칩으로서 형성된 웨이퍼를 표시하는 평면도이다.
제6도는 각 칩마다에 용장회로를 가지는 반도체장치의 내부구조를 모식적으로 표시하는 구성도이다.
제5도는 참조하여 웨이퍼(1000)에는 복수개의 칩(반도체장치) (100)이 형성되어 있다.
제6도를 참조하여 각 칩(100)에는 동일기능을 가지는 각 블럭(N1,N2,…,Nm), 예를 들면 반도체기억장치에 있어서의 동일기능을 가지는 복수개의 메모리셀로 이루어지는 각 블럭이 배치되어 있다. 이것들의 각 블럭(N1,N2,…,Nm)을 불활성화시키기 위하여 절단가능한 퓨즈(링크) ( L1,L2,…,Lm)가 형성되어 있다. 불활성화된 각 블럭(N1,N2,…,Nm)의 어느 것인가와 치환될 수 있도록 동등한 기능을 가지는 용장블럭(S)이 형성되어 있다. 퓨즈(링크) (Ls)는 용장블럭(S)을 활성화시키기 위하여 절단가능한 퓨즈이다.
전계효과 트랜지스터(106)는 용장블럭(S)을 활성화시키기 위한 스위치의 역할을 수행한다. 이 전계효과 트랜지스터(106)를 스위칭기능시키기 위하여, 전원(103), 저항(104) 및 접지전원(105)이 구성되어 있다. 각 블럭(N1,N2,…,Nm)의 불량을 검출하기 위하여 패드부(P)에는 시험용패드전극(101,102)이 형성되어 있다.
다음에 상기와 같이 구성된 반도체장치의 기능시험에 관하여 설명한다.
일반적으로 반도체장치는 웨이퍼 등의 기판상에 많은 공정에 의하여 집적회로를 형성한후, 소정의 회로 테스트가 행하여진다.
칩(100)이 복수개 형성된 웨이퍼(1000)에 관하여 다음 순서에 따라 반도체장치의 이상 검출을 위한 처리가 행하여진다.
즉, 이 처리순서는 통상, 불량회로구제(救濟)공정이라고 불러진다. 이 실행수단으로서 소정의 전기신호를 흐르게 하는 것에 의하여 처리하는 방식과, 전기신호와 아울러 레이저빔 스폿트를 사용하여 처리하는 방식과가 알려져 있다.
여기서는 후자의 레이저빔 스폿트를 사용하여 처리하는 경우, 즉 소위 레이저트리밍(이하, LT라 칭함)처리에 관하여 설명한다. 이 LT처리는 반완성품인 칩(100)이 형성된 웨이퍼(1000)의 상태에서 실행된다.
즉, 우선 웨이퍼(1000)상에서 각 칩(100)에는 패드부(P)의 시험용패드전극(101)을 통하여 도시되어 있지 않은 기능시험장치(이하, 테스터라고도 칭한다)로서의 기능시험을 위한 전기신호가 인가된다. 이 상태에서 칩(100)이 정상이면 그 인가된 전기신호에 대하는 기대신호가 시험용패드전극(102)으로부터 출력된다. 이때 테스트에서는 칩(100)에 인가된 전기신호와 출력되는 전기신호와의 상관관계를 기초로하여 처리대상인 칩(100)의 양/불량이 판정된다.
각 블럭(N1,N2,…,Nm)의 어느 것인가가 불량이라고 판정된 경우에는 그 불량으로된 대응블럭과 용장블럭(S)과를 치환하는 것에 의하여 칩(100)은 본래의 실현되어야 할 기능을 만족하게 된다. 즉 불량품이라고 판단된 칩(100)에는 용장블럭(S)이 존재에 의하여 양품으로 되는 가능성이 생긴다. 이 불량블럭과 용장블럭(S)과의 치환은 아래와 같이 하여 행하여진다.
전계효과 트랜지스터(106)의 게이트전극에는 접지전원(105)의 전위가 인가되는 것에 의하여 전계효과 트랜지스터(106)는 비도통상태로 유지되어 있다.
이것에 의하여 용장블럭(S)이 칩(100)내에서 전기적으로 분리되어 있다. 이 상태로 LT처리가 실행된다.
그 결과 예를 들면 칩(100)의 블럭(N1)이 불량이라고 판정되었을 때 이 불량블럭( N1)은 다음과 같이하여 용장블럭(S)으로 치환된다. 이 경우 테스터에 의하여 블럭(N1)의 불량이 검출되면, 우선 칩(100) 내에서의 퓨즈(L1)에 관한 정보, 다시 말하면 불량 어드레스 혹은 칩 내에서의 위치좌표(치환정보)등이 LT 처리장치에 주어진다. 이 LT 처리장치에 의하여 주어진 치환정보에 의거하여 퓨즈(L1)가 레이저 빔의 조사에 의하여 용단제거된다. 퓨즈(L1)의 용단에 의하여 불량블럭(N1)이 칩(100)내에서 분리된다. 퓨즈(LS)의 용단에 의하여 전계효과 트랜지스터(106)의 게이트전극은 저항(104)을 사이에 두고 전원(103)의 전압이 인가된다. 이것에 의하여 전계효과 트랜지스터(106)가 도통상대로 된다.
그 결과 불량블럭(N1)이 용장블럭(S)에 의하여 치환된다. 상기의 용장회로를 가지는 반도체장치의 일예로서 DRAM의 경우에 관하여 특히 소정의 기능을 가지는 블럭이 메모리셀어레이의 경우에 관하여 설명한다.
제7도는 종래의 DRAM의 메모리셀어레이의 구성을 표시하는 모식도이다.
제7도에 있어서 메모리셀어레이(50)에는 행방향으로 뻗은 복수의 워드선(WL)과 열방향으로 뻗은 복수의 비트선(BL)이 서로 교차하도록 배치되어 있다. 각 워드선(WL)과 각 비트선(BL)과의 교점에는 메모리 실(MC)이 설치되어 있다. 복수의 워드선 (WL)에 대응하여 복수의 로우디코더(51)가 설치되어 있다. 각 로우디코더(51)는 워드드라이버(52)를 사이에 두고 대응하는 워드선(WL)에 접속되어 있다.
또, 복수의 비트선(BL)에 대응하여 복수의 칼럼디코더(53)가 설치되어 있다. 다시금 복수의 워드선(WL)의 외측에는 스페어워드선(SWL)이 배치되어 있다. 스페어워드선(SWL)과 각 비트선(BL)과의 교점에는 스페어메모리셀(SMC)이 설치되어 있다. 스페어워드선(SWL)에 대응하여 스페어디코더(54)가 설치되어 있다. 스페어디코더(54)는 스페어워드드라이버(55)를 사이에 두고 스페어워드선(WL)에 접속되어 있다.
이 스페어워드선(SWL) 및 스페어디코더(54), 스페어워드 드라이버(55)는 소위 용장회로를 구성하고 있다. 여기서, DRAM의 용장회로의 기능에 관하여 설명한다. 용장회로는 DRAM의 메모리의 양품율향상을 목적으로서 DRAM의 내부에 조립되어 있다.
제8도는 참조하여 DRAM의 메모리회로 특성 테스트 및 용장회로를 사용한 불량회로 구제방법에 관하여 설명한다. 우선, 테스터장치 등을 사용하여 DRAM의 동작시험을 행하고 메모리셀(50)내의 불량비트(MCI)를 검지한다. 이 불량비트(MCI)를 포함하는 워드선(WLI)의 퓨즈(FUI)를 전단하여, 불량워드선(WLI)을 회로로부터 분리한다.
다음에 용장회로의 예비라인(SWL)에 접속된 퓨즈(SFU)를 어떤 조합으로서 절단하는 것에 의하여 외부로부터의 어드레스신호로서 불량비트(MCI)를 선택하는 신호가 들어왔을 때에만 예비라인(SWL)이 동작하도록 회로를 구성한다.
이와 같이 용장회로에 포함되는 예비의 라인을 정규의 라인에 연결하는 것에 의하여 불량개소를 가지는 DRAM을 양품의 DRAM으로 수정할 수가 있다. 퓨즈(FUI) 및 (SFU)의 절단은 상술한 LT 처리에 의하여 행하여진다.
다음에 LT 처리에 관하여 구체적으로 설명한다.
제9a도∼제9c도는 LT 처리를 공정순으로 표시하는 반도체장치의 단면도이다.
제9a도를 참조하여 실리콘기관(1)의 위에는 산화막으로부터 이루어지는 층간절연막(2)이 형성되어 있다. 이 층간절연막(2)의 내부에는 상술한 LT 처리가 시행되는 대상물로서의 폴리실리콘층(LT 퓨즈) (3)이 매입되어 있다. 층간절연막(2)상에는 반도체장치의 최종의 제조공정에 있어서 알미늄 등으로 이루어지는 배선층(4)이 형성되어 있다. 배선층(4)간의 영역에 폴리실리콘층(3)이 위치한다. 배선층(4)에서 떨어진 영역의 층간절연막(2)의 위에는 상술한 기능시험을 할 때 사용되는 시험용패드전극(5)이 형성되어 있다. 이 시험용패드전극(5)을 알미늄으로 형성되어 있다. 또한 용단제거되는 폴리실리콘층(3)은 층간절연막(2)의 표면으로부터 1μm 이상의 깊이(tl)의 위치에 존재한다.
도면에 있어서 좌측은 LT 퓨즈가 형성되는 영역으로서의 링크부(L)를 표시하고, 우측은 기능시험을 할 때에 사용되는 전극이 형성되는 영역으로서의 패드부(P)를 표시한다.
제9b도를 참조하여 시험용패드전극(5)의 표면에 테스터의 전극단자가 밀어 부처지는 것에 의하여 회로의 불량검출이 행하여진다. 회로의 불량개소가 검출되면 소정의 논리에 따라서 용장회로내에 설치된 LT 퓨즈(3)에 레이저빔 스폿트(12)가 조사된다. 이 레이저빔 스폿트(12)는 LT 퓨즈로서의 폴리실리콘층(3)이 매입된 영역의 층간절연막(2)의 위에 조사된다. 폴리실리콘층(3)에 견양하여 레이저빔 스폿트(12)가 조사되면 레이저빔은 층간절연막(2)을 투과하여 폴리실리콘층(3)에 도달한다. 이때, 폴리실리콘층(3)은 레이저조사에 의하여 열을 흡수하여 용융(溶融)한다.
이때에 특히 폴리실리콘층(3)의 상부의 급격한 온도상승에 의하여 압력 상승이 일어나며 폴리실리콘층(3)의 위의 층간절연막(2)이 날려버려진다.
이것에 의하여 압력이 대기압정도로 낮아지는 것과 아울러, 용융한 폴리실리콘층(3)이 기화하는 것에 의하여 LT 퓨즈가 절단된다. 이때의 상태는 제9c도에 표시되어 있다. 또, 일부분이 용단제거된 LT 퓨즈(3)의 사시도는 제9d도에 표시되어 있다.
제9c도에 있어서 LT 퓨즈가 기화에 의하여 제거된다. 이때 기화한 LT 퓨즈의 일부가 실리콘계의 스크랩(31)로 되며, 화살표로 표시되는 것과 같이 층간절연막(2)의 위의 배선층(4)의 부분으로 날려흐트러진다. 그 결과 배선간이 단락하는 등의 문제가 유발된다.
또, LT 퓨즈로서의 폴리실리콘층(3)은 층간절연막(2)의 표면으로부터 1μm 이상의 깊이(tl)의 위치에 형성되어 있다. 그러므로 레이저조사에 의한 온도상승과 아울러 일어나는 압력상승에 의하여 폴리실리콘층(3)의 위의 두꺼운 층간절연막이 날려버려지면, 웅덩이(크레이터)(21)가 형성된다. 폴리실리콘층(3)의 층간절연막(2)의 막두께가 두껍게 될수록 즉(tl)이 클수록 크레이터(21)의 형상이 크게 된다. 크레이터(21)가 배선층(4)의 영역까지 파급되면 배선층(4)이 손상하여 단선하게 된다.
그래서, 이 발명의 목적은 상술한 문제점을 해소하는 것과 아울러 레이저트리밍에 있어서 배선의 단선 및 단락을 방지하는 것이 가능한 LT 퓨즈를 구비한 반도체장치 및 그 제조방법을 제공하는 것이다.
이 발명에 따른 반도체장치는 반도체기판과 절연층과, 접속도전층과 배선층과 시험용전극과, 보호막과를 구비한다. 절연층은 적어도 오목부분을 가지도록 반도체기판의 주 표면상에 형성되어 있다. 접속도전층은 오목부분의 저벽(底擘)의 바로 아래에 형성된 다결정실리콘으로 이루어진다. 배선층은 오목부분을 개재시켜서 서로 간격을 띠어서 절연층의 위에 형성되어 있다. 시험용전극은 배선층으로부터 간격을 띠운 영역에서 절연층의 위에 형성되어 있다. 보호막은 적어도 배선층의 표면을 덮고 또한 시험용전극의 표면을 노출하도록 절연층상에 형성되어 있다.
이 발명에 따른 반도체장치의 제조방법에 의하면 우선 배선층과 그 배선층으로부터 간격을 띠운 시험용전극과가 반도체기판의 주표면상에 형성되고 접속도전층이 매몰된 절연층상에 형성된다. 배선층은 배선층상에서 접속도전층의 영역을 끼우게끔 서로 간격을 띠어서 형성된다. 오목부분은 그 오목부분의 저벽이 접속도전층의 바로위에 위치하도록 배선층의 사이의 절연층에 형성된다. 보호막은 적어도 배선층의 표면을 덮고 또한 시험용전극의 표면을 노출하도록 절연층상에 형성된다.
이 발명에 있어서는 접속도전층의 오목부분의 저벽직하에 형성되어 있다. 이 오목부분의 저벽에 견양하여 레이저빔 스폿트가 조사되는 것에 의하여 다결정실리콘으로 이루어지는 접속도전층이 용단제거된다.
이때 접속도전층이 레이저조사에 의하여 열흡수하여 용융한다. 접속도전층은 절연층의 오목부분의 저벽직하(底璧直下)에 형성되어 있으므로 레이저조사에 의한 온도상승, 압력상승에 의하여 접속도전층의 용단제거와 아울러 절연층의 일부가 날려버려졌다고 하여도 큰 크레이터가 형성되는 일은 없다.
그러므로 오목부분을 개재시켜서 절연층상에 형성된 배선층이 손상을 받는 일이 없으므로 단선하는 일도 없다. 또, 접속도전층을 형성하는 다결정실리콘의 일부가 레이저조사에 수반하여 이러한 압력상승에 의하여 실리콘계의 스크랩으로 되어 날라흐트러진다.
이때, 배선층의 표면은 보호막에 의하여 덮혀져 있으므로 이 실리콘계의 스크랩이 배선층상에 날라흐트러졌다고 하여도 배선간의 단락현상이 일어나는 일은 없다. 다시금 시험용전극의 표면은 노출되어 있으므로 이 보호막이 기능시험시의 전기신호의 인가에 좋지 않은 상태를 주는 일도 없다.
[실시예]
아래에 이 발명의 실시예를 도면을 사용하여 상세하게 설명한다.
제1도는 이 발명에 따른 접속도전층을 구비한 반도체장치를 표시하는 부분단면도이다. 제1도를 참조하여 실리콘기판(1)에는 메모리셀 등을 구성하는 전계효과 트랜지스터(40)가 형성되어 있다. 이 트랜지스터(40)는 게이트전극(8)과 불순물영역(9a,9b)을 가진다. 게이트전극(8)은 실리콘기관(1)의 위에 게이트절연막을 개재시커서 형성되어 있다. 불순물영역(9a,9b)은 실리콘기판(1)의 게이트전극(8)에 의하여 간격이 띠어진 영역이 형성되어 있다.
이 실시예에 있어서는 한쪽의 불순물영역(9a)에 전기적으로 접촉하도록 LT 퓨즈로서의 폴리실리콘층(3)이 접속되어 있다. 이 폴리실리콘층(3)은 분리산화막(10)의 상방으로 뻗도록 형성되어 있다. 폴리실리콘층(3)의 위에는 층간절연막(2)이 형성되어 있다. 층간절연막(2)의 내부에는 미리 정해진 기능을 가지는 특정회로부 예를 들면 메모리셀 등이 형성된다. 층간절연막(2)의 위에는 예를 들면 폴리실리콘층(3)에 접속하도록 알미늄 등으로 이루어지는 배선층(4)이 형성되어 있다. 이 배선층(4)을 덮도록 보호막(6)이 형성되어 있다.
이와 같은 구성에 있어서 용장회로로 치환하기 위하여 용단제거되는 링크부(L)는 폴리실리콘층(3)의 소정개소에 형성된다.
제2a도는∼제2c도는 제1도의 Ⅱ-Ⅱ선에 있어서의 단면을 표시한다.
제2a도에 표시하는 것과 같이 링크부(L)에 있어서는 층간절연막(2)에 8000Å∼1μm 정도의 깊이를 가지는 홈(11)이 형성되어 있다. 이 홈(11)의 저벽으로부터 6000∼8000Å 정도의 거리(t2)만큼 떨어진 위치에 용단제거되어야 할 폴리실리콘층(3)이 형성되어 있다. 이 폴리실리콘층(3)을 사이에 끼우도록하여 층간절연막(2)의 위에 알미늄으로 이루어지는 배선층(4)이 형성되어 있다.
한편, 패드부(p)의 영역에 있어서는 소정의 기능시험에서 사용되는 전극으로서 시험용패드전극(5)이 알미늄으로 형성되어 있다. 배선층(4)의 표면을 덮도록 하층보호막(6)이 형성되어 있다. 이 하층보호막(6)은 패드부(p)의 영역에 있어서는 시험용패드전극(5)의 일부표면을 노출하도록 층간절연막(2)의 위에 형성된다. 폴리실리콘층(3)은 제2b도에 표시하는 것과 같이 홈(11)의 저벽면에 있어서 그 표면이 노출하도록 형성되어도 좋다.
또, 제2c도에 표시하는 것과 같이 홈(11)의 측벽 및 저벽이 하층보호막(6)에 의하여 덮혀져 있어도 좋다. 또한 하층보호막(6)은 프라즈마 CVD법에 의하여 형성된 산화막으로 이루어진다. 또, 홈(11)의 내경(d)은 3∼5μm 정도이다.
제2a도∼제2c도에 표시된 구조는 레이저트리임처리가 시행되기 전의 상태를 표시하고 있다. 다음에 레이저트리밍 공정을 포함하는 반도체장치의 제조방법에 관하여 설명한다.
제3a도∼제3F도는 제2a도에 표시된 반도체장치의 제조방법을 공정순으로 표시하는 단면도이다.
제3a도를 참조하여 실리콘기판(1)의 위에는 LT 퓨즈로서의 폴리실리콘층(3)이 매입된 층간절연막(2)이 형성된다. 이 층간절연막(2)에는 소정의 기능을 가지는 메모리셀 등의 회로블럭이 미리 형성되어 있다. 그러므로 층간절연막(2)은 그 표면을 평탄화시키기 위하여 두껍게 퇴적된다. 따라서 매입된 폴리실리콘층(3)과 층간절연막(2)의 표면과의 거리(tl)는 1μm 이상이다. 층간절연막(2)의 위에는 알미늄 등으로 이루어지는 배선층(4)이 폴리실리콘층(3)을 사이에 끼우는 영역에 형성된다. 기능시험에 있어서 전기신호가 인가되기 위한 전극으로서 시험용패드전극(5)이 층간절연막(2)의 위에 형성된다.
제3b도를 참조하여 층간절연막(2), 배선층(4) 및 시험용패드전극(5)의 전면을 덮도록 하층보호막(6)이 프라즈마 질화 또는 프라즈마 산화에 의하여 형성된다. 이 하층보호막(6)의 위에 래지스트막(7)이 형성된다. 이 레지스트막(7)은 용단제거되어야 할 폴리실리콘층(3)의 일부분의 바로위를 노출하도록 형성된다.
또, 이 레지스트막(7)은 시험용패드전극(5)의 위에 형성된 하층보호막(6)의 표면을 적어도 노출하도록 형성된다. 이 레지스트막(7)을 마스크로서 사용하여 에칭되는 것에 의하여 하층보호막(6) 및 층간절연막(2)이 선택적으로 제거된다. 이 에칭처리에 있어서는 층간절연막(2) 및 하층보호막(6)이 에칭되기 쉽고 시험용패드전극(5)이 에칭되기 어렵게 되도록 에칭의 선택성이 설정된다.
이 결과, 제3c도에 표시하는 것과 같이, 폴리실리콘층(3)의 위쪽에 저벽이 위치하도록 홈(11)이 층간절연막(2)이 형성된다. 홈(11)의 저벽은 폴리실리콘층(3)의 윗면으로부터 6000∼8000Å 정도의 거리(t2)만큼 띠어진 위치에 존재하도록 에칭이 제어되는 것에 의하여 형성된다.
이와 같이하여 제2a도에 표시되는 구조가 완성된다. 또한 이때 폴리실리콘층(3)의 윗면이 노출하도록 홈(11)이 형성되어도 좋다(제2b도 참조). 이 단계에서 기능시험으로서 회로테스트가 행하여진다. 회로테스트에서는 시험용패드전극(5)의 표면에 테스터의 전극단자가 밀어 부처지는 것에 의하여 회로의 불량검출이 행하여진다. 회로의 불량개소를 검지하면 소정의 논리에 따라서 용장회로내에 설치된 LT 퓨즈로서의 폴리실리콘층(3)이 절단제거된다. 이 폴리실리콘층(3)의 절단제거는 제3c도에 표시하는 것과 같이 홈(11)의 저벽면에 레이저빔 스폿트(12)가 조사되는 것에 의하여 행하여진다. 이 레이저트리밍은 1μJ 정도의 에너지를 가지는 레이저빔이 5μm 정도의 지름을 가지도록 제어된 스폿트를 사용하여 행하여진다.
이것에 의하여 레이저가 LT 퓨즈로 향하여 조사되면 레이저는 층간절연막(2)을 투과하여 폴리실리콘층(3)에 도달한다. 이 레이저조사에 의하여 폴리실리콘층(3)은 열을 흡수하여 용융한다. 이때, 특히 폴리실리콘층(3) 상부의 급격한 온도상승에 의하여 압력상승이 일어난다. 그러므로 층간절연막(2)이 날아가 버리고 대기압 정도의 압력이 저하하는 것과 아울러 용융한 폴리실리콘층(3)이 기화하는 것에 의하여 제거된다.
그 결과, 제3d도에 표시하는 것과 같이 웅덩이(13)가 홈(11)의 측벽에 연이어지도록 형성한다. 레이저조사에 의하여 날려버려지는 층간절연막(2)의 두께는 종래의 구조에 비하여 작으므로 큰 웅덩이가 형성되는 일은 없다. 그러므로 홈(11)의 양측에 위치하는 배선층(4)에 손상을 주는 만큼의 크레이터가 형성되는 일은 없다.
또 기화한 폴리실리콘층(3)의 일부가 실리콘계의 스크랩으로 된 층간절연막(2)의 위쪽으로 날라버렸다고 하여도 배선층(4)의 표면은 하층보호막(6)에 의하여 덮혀져 있으므로 배선층간의 단락이라는 문제를 야기시키는 일도 없다.
그후, 시험용패드전극(5)에 소정의 전기신호가 인가되는 것에 의하여 LT 퓨즈의 절단제거에 의하여 소정의 용장회로가 치환된 것이 확인검지된다.
제3e도를 참조하여 적어도 시험용패드전극(5)의 표면을 노출하여 하층보호막(6)도 덮도록 프라즈마 절화막으로 이루어지는 상층보호막(14)이 형성된다. 용단제거되지 않은 LT 퓨즈를 구성하는 폴리실리콘층(3)존재하는 영역에 있어서는 제3f도에 표시하는 것과 같이 상층보호막(14)이 형성된다. 이 상층보호막에 의하여 홈을 매꿔도 좋다.
다시금 이 발명에 따른 반도체장치의 제조방법의 다른 실시예에 관하여 설명한다.
제4a도∼제4e도는 레이저트리밍 공정을 포함하는 반도체장치의 제조방법을 공정순으로 표시하는 단면도이다.
제4A도를 참조하여 제3A도와 마찬가지로하여 LT 퓨즈로서의 폴리실리콘층(3) 및 배선층(4) 시험용패드전극(5)이 형성된다.
제4b도를 참조하여 폴리실리콘층(3)이 매입된 영역의 층간절연막(2)의 표면만을 노출하도록 레지스트막(7)이 형성된다. 이 레지스트막(7)을 마스크로서 사용하여 에칭되는 것에 의하여 층간절연막(2)이 선택적으로 제거된다.
제4c도에 표시하는 것과 같이 저벽면이 폴리실리콘층(3)의 윗면과 6000∼8000Å 정도의 거리(t2)만큼 띠어지도록 홈(11)이 배선층(4)의 사이의 층간절연막(2)에 형성된다.
그후 제4d도에 표시되는 것과 같이 시험용패드전극(5)의 표면을 적어도 노출하도록 하층보호막(6)이 형성된다. 노출된 시험용패드전극(5)의 표면에 테스터의 전극단자가 밀어부처지는 것에 의하여 회로의 불량검출이 행하여진다. 이것에 의하여 회로의 불량개소가 검지된 경우에 소정의 논리에 따라서 절단되어야 할 LT 퓨즈의 부분에 레이저트리밍 처리가 시행된다.
제4d도에 표시하는 것과 같이 레이저빔 스폿트(12)가 LT 퓨즈로서의 폴리실리콘층(3)의 위쪽에 조사된다.
그 결과, 제4e도에 표시하는 것과 같이 폴리실리콘층(3) 및 그위의 층간절연막(2)이 날려버려지는 것에 의하여 웅덩이 (13)가 형성된다. 홈(11)의 측벽면에는 미리 하층보호막(6)이 형성되어 있으므로 층간절연막(2)의 내부에 배선층 등이 설치되어 있어 배선층에 손상이 가하여지는 일은 없다.
즉, 홈(11)의 측벽에 형성된 하층보호막(6)이 레이저빔 조사에 수반하는 층간절연막(2) 및 폴리실리콘층(3)의 날려버려지는 것에 대한 스톱퍼로서 작용한다. 레이저트리밍 처리가 시행된후, 시험용패드전극(5)에 테스터의 전극단자가 밀어부처지는 것에 의하여 소정의 용장회로에 의하여 불량의 회로가 치환된 것이 확인된다.
그리고 제3e도의 공정과 마찬가지로하여 상층보호막(14)이 형성된다.
또한 이 발명은 불량한 회로블럭을 예비의 용장회로 블럭으로 치환할 즈음에는 소정의 링크부를 절단하도록 구성된 즉 오픈로 형성형 용장성소자구조를 가지는 반도체장치의 폭넓은 분야, 예를 들면 SRAM, DRAM 등의 반도체기억장치에 적용가능하다.
이상과 같이 이 발명에 의하면 접속도전층의 바로위에 절연층의 오목부분의 저벽이 형성되어 있다.
이 접속도전층에 견양하여 레이저빔 스폿트가 조사되는 것에 의하여 그 용단제거가 행하여질 때 절연층 및 접속도전층이 날려버려진다. 용단제거되는 접속도전층은 절연층의 저벽의 바로아래에 형성되어 있으므로 절연층의 날려버려짐에 의하여 큰 웅덩이가 형성되는 일은 없다.
그러므로 배선층은 손상하는 일 없고, 단선하는 일도 없다. 또, 배선층의 표면은 보호막에 의하여 덮혀져 있으므로 접속도전층의 스크랩이 배선층의 위쪽으로 날아흐트러졌다고 하여도 배선층의 단락이 야기되는 일도 없다.
따라서 레이저트리밍 처리에 있어서 배선층에 손상을 주는 일 없는 반도체장치의 구조가 제공된다. 이것에 의하여 제조양품율이 뛰어나고 신뢰성이 높은 반도체장치를 제공할 수가 있다.

Claims (9)

  1. 적어도 소정의 기능을 갖는 특정회로부와, 이 특정회로부와 동일한 기능을 갖는 예비의 용장회로부를 포함하고, 불량의 상기 특정회로부를 상기 용장회로부로 치환하기 위하여 용단제거되어 얻는 접속부분이 형성된 반도체장치에 있어서, 주표면을 갖는 반도체기판과, 적어도 오목부분을 갖도록 상기 반도체기판의 주표면상에 형성된 절연층과, 상기 오목부분을 개재시켜 서로 간격을 띠우고, 상기 절연층의 위에 형성된 배선층과, 상기 오목부분의 밑벽의 바로 아래에 그 밑벽으로부터의 소정의 거리를 띠어서 형성된 접속도전층과를 구비한 반도체장치.
  2. 적어도 소정의 기능을 갖는 특정회로부와, 이 특정회로부와 동일한 기능을 갖는 예비의 용장회로부를 포함하고, 불량의 상기 특정회로부를 상기 용장회로부로 치환하기 위하여 용단제거되어 얻는 접속부분이 형성된 반도체장치에 있어서, 주표면을 갖는 반도체기판과, 적어도 오목부분을 갖도록 상기 반도체기판의 주표면상에 형성된 절연층과, 상기 오목부분의 밑벽의 바로 아래에 형성된 접속도전층과, 상기 오목부분을 개재시켜 서로 간격을 띠고, 상기 절연층의 위에 형성된 배선층과, 상기 배선층으로부터 간격을 띤 영역에서 상기 절연층의 위에 형성된 시험용전극과, 적어도 상기 배선층의 표면을 피복하고, 또한 상기 시험용전극의 표면을 노출하도록 상기 절연층의 위에 형성된 보호막을 구비한 반도체장치.
  3. 제2항에 있어서, 상기 보호막은 하층보호막과 상층보호막을 포함하고, 상기 시험용전극의 표면상에 있어서, 상기 상층보호막은 상기 하층보호막의 단면을 완전하게 피복하도록 신장되어 있는 반도체장치.
  4. 적어도 소정의 기능을 갖는 특정회로부와, 이 특정회로부와 동일한 기능을 갖는 예비의 용장회로부를 포함하고, 불량의 상기 특정회로부를 상기 용장회로부로 치환하기 위하여 용단제거되어 얻는 접속부분이 형성된 반도체장치에 있어서, 주표면을 갖는 반도체기판과, 적어도 용단제거되어 얻은 상기 접속도전층의 상부에 밑벽을 갖는 오목부를 갖도록 상기 반도체기판의 주표면상에 형성된 절연층과, 상기 오목부분을 개재시켜 서로 간격을 띠우고, 상기 절연층의 위에 형성된 배선층과, 상기 배선층으로부터 간격을 띤 영역에서 상기 절연층의 위에 형성된 시험용전극과, 적어도 상기 배선층의 표면을 피복하고, 또한 상기 시험용전극의 표면을 노출하도록 상기 절연층의 위에 형성된 보호막을 구비한 반도체장치.
  5. 적어도 소정의 기능을 갖는 특정회로부와, 이 특정회로부와 동일한 기능을 갖는 예비의 용장회로부를 포함하고, 불량의 상기 특정회로부를 상기 용장회로부로 치환하기 위하여 용단제거되어 얻는 접속도전층이 형성된 반도체장치에 있어서, 주표면을 갖는 반도체기판과, 적어도 오목부분을 갖도록 상기 반도체기판의 주표면상에 형성된 절연층과, 상기 오목부분을 개재시켜 서로 간격을 띠우고, 상기 절연층의 위에 형성된 배선층을 구비하되, 상기 오목부분은, 용단제거되어 얻은 상기 접속도전층의 상부에 위치하는 밑벽을 갖고, 용단제거에 의한 개구가 그의 밑벽의 영역내에 수납되어 있는 반도체장치.
  6. 제5항에 있어서, 상기 보호막은, 상기 배선층을 피복함과 동시에, 용단제거에 의한 상기 개구도 피복하는 반도체장치.
  7. 제6항에 있어서, 상기 보호막은 하층보호막과 상층보호막과를 포함하고, 용단제거에 의한 상기 개구는 상기 상층보호막에 의해 피복되어 있는 반도체장치.
  8. 제7항에 있어서, 상기 배선층으로부터 간격을 띤 영역에서 상기 절연층의 위에 형성된 시험용전극을 또한 구비하고, 상기 시험용전극의 표면상에 있어서, 상기 상층보호막은 상기 하층보호막의 단면을 완전하게 피복하도록 연장되어 있는 반도체장치.
  9. 적어도 소정의 기능을 갖는 특정회로부와, 이 특정회로부와 동일한 기능을 갖는 예비의 용장회로부를 포함하고, 불량의 상기 특정회로부를 상기 용장회로부로 치환하기 위하여 용단제거되어 얻는 접속부분이 형성된 반도체장치의 제조방법에 있어서, 반도체기판의 주표면상에 형성되고, 접속도전층이 매립된 절연층의 위에서, 상기 접속도전층의 영역을 끼우도록 서로에 간격을 띤 배선층과, 그의 배선층으로부터 간격을 띤 시험용전극을 형성하는 공정과, 밑벽이 상기 접속도전층의 바로 위에 위치하도록, 상기 배선층의 사이의 상기 절연층에 오목부분을 형성하는 공정과, 적어도 상기 배선층의 표면을 피복하고, 또한 상기 시험용전극의 표면을 노출하도록 상기 절연층의 위에 보호막을 형성하는 공정을 구비한 반도체장치의 제조방법.
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