KR100405027B1 - 집적회로장치의퓨즈구조물및그의제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000001681 protective effect Effects 0.000 claims abstract description 11
- 239000003989 dielectric material Substances 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 239000005360 phosphosilicate glass Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 230000005855 radiation Effects 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 238000000151 deposition Methods 0.000 claims 3
- 229910021332 silicide Inorganic materials 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000002210 silicon-based material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 53
- 239000000155 melt Substances 0.000 abstract description 7
- 239000011241 protective layer Substances 0.000 abstract description 5
- 239000000463 material Substances 0.000 description 11
- 230000002950 deficient Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/055—Fuse
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fuses (AREA)
Abstract
본 발명은 집적회로를 제조하거나 또는 프로그래밍하는 동안 선택적으로 결합될 수도 있는 집적회로 소자사이에 증착된 프로그램 가능한 퓨즈 소자에 관한 것으로서, 상기 퓨즈 소자는 집적회로 소자를 전기적으로 분리하는 정상적인 개방 퓨즈이고, 상기 퓨즈 소자는 유전체 재료의 구역에 의해 집적회로 소자로부터 절연된 전도성 재료의 중앙 구역으로 이루어지고, 상기 집적회로 소자 및 상기 퓨즈 소자가 얇은 산화물 층상에서 반도체 기판에 대해 또는 서로에 대해 상기 소자들이 쇼트되는 것을 방지하도록 반도체 기판을 커버하여 배치되고, 보호 유전체 층은 전체 집적회로를 제조하는 동안 퓨즈 소자와 집적회로 소자위에 증착될 수도 있고, 레이저 비임이 보호층을 통해서 태우는데 사용되어 퓨즈 소자를 형성하는 유전체 재료와 전도성 재료를 용융시키고, 상기 퓨즈 소자가 용융되면서, 상기 전도성 재료는 집적회로 소자와 접촉하여 저 저항 경로를 함께 집적회로 소자를 전기적으로 커플링하는 것에 관한 것이다.
Description
본 발명은 여분의 회로 뱅크로부터 선택적으로 결함성 회로를 제거하기 위해 반도체 집적회로와 결합하여 사용되는 퓨즈 소자에 관한 것이다. 더 상세하게는, 본 발명은 정상적으로 개방되어 있는 퓨즈 소자의 구조물과 상기 퓨즈 소자를 접속시키는 방법에 관한 것이다.
반도체 집적회로는 종종 실리콘으로 제조된 단일의 결정 또는 칩 상에 설치되는 다이오드 및 트랜지스터와 같은 많은 수의 전자 장치를 포함한다. 이들 장치들은 매우 소형이기 때문에, 이들의 작동 완전성은 결정 내의 결함 또는 불순물에 매우 민감하다. 회로 내에서 하나의 트랜지스터가 파손 되더라도 회로가 작동하지 않게 된다.
이런 문제를 해결하기 위해, 반도체 산업 분야에서는 동일한 칩상에 여분의 회로를 규칙적으로 설치하고 있다. 이에 따라, 결함이 있는 회로가 시험도중 발견되면, 결함이 있는 회로는 작동을 하지 않고, 그리고 여분의 회로가 작동될 것이다. 메모리 집적회로의 경우에, 메모리 셀은 통상적으로 행과 열로 배열된다. 각각의 메모리 셀은 특정의 행과 열에 의해 어드레스 지정된다. 퓨즈의 정확한 조합물을 끊어지게 하거나 동작시킴으로써, 특정의 메모리와 같은 결함이 있는 소자를 어드레스 지정하는 회로는 대응 여분 소자에 어드레스 지정하는 회로로 대체될 수 있다.
종래 기술은 결함성 회로를 분리해내기 위한 2개의 통상적인 방법을 예시하고 있다. 첫 번째로는 정상적으로 접속된 퓨즈를 끊어지게 하는 것이다. 두 번째로는 정상적으로 개방된 퓨즈를 접속시키는 것이다. 두 가지 타입의 소자는 여분의 회로가 결함성 회로의 임무를 수행하도록 설계된다.
종종, 여분의 회로에 대한 스위칭은 특정의 정상적으로 접속된 퓨즈를 끊어지게 하여 이루어지며, 그 결과 결함성 회로가 격리된다. 정상적으로 접속된 퓨즈를 절단하는 것은 특정한 단점을 갖는다. 종래 기술은 많은 전류를 적용함에 의해 개방되는 여러 형태의 퓨즈를 예시하고 있다. 이 퓨즈는 가열되고, 가융 소자를 만드는 재료는 용융되어 회로를 개방시킨다. 이러한 형태의 기술의 하나의 단점은 퓨즈가 끊어질 때, 퓨즈 재료가 튀기면서, 장치의 표면 상에 놓이게 되고, 이에 따라 장치가 파괴된다는 점이다. 퓨즈 소자에 가해지는 전류는 퓨즈 소자의 단면적을 토대로 주의깊게 계산 되어야만 한다. 감소된 단면적을 갖는 퓨즈를 사용하여 링크를 절단하는데 필요한 에너지를 감소시킬 수 있지만, 그러나 퓨즈가 위치되는 도전성 경로에 가해지는 피이크 전압을 감소시키는 효과를 갖는다. 이러한 종래의 기술은 테 벨데(Te Velde)에게 허여된 "프로그램 가능한 반도체 장치를 제조하는 방법"이란 명칭의 미합중국 특허 제 4,536,948호에 기재되어 있다.
접속된 퓨즈를 개방시키는 다른 종래 기술의 방법은 레이저 비임으로 퓨즈를 절단하는 것이다. 이러한 방법은 외부 보호층 내의 개구가 퓨즈 상에서 에칭되어 레이저 비임이 퓨즈를 절단시킬 것을 요구한다. 이러한 방법의 하나의 단점은 퓨즈가 제조하는 동안 오염물에 노출되게 되는 것이다. 또 다른 단점은 퓨즈는 이것이 절단된 후 부식의 위험이 있기 때문에 보호 층으로 커버되어야 한다는 것이다. 또한, 이러한 방법은 전류로 퓨즈를 끈어지게 하는 방법과 유사한 단점을 갖는데, 이는 가융하는 동안 파편이 생성되어 반도체 장치가 작동되게 않도록 한다. 이러한 방법의 실시예는 가와나베 등에게 허여된 "반도체 장치를 제조하고 퓨즈를 절단하는 방법"이란 명칭의 미합중국 특허 제 4,795,720호, 피셔 등에게 허여된 "집적회로 장치에서 절단가능한 전도경로를 제조하는 방법"이란 명칭의 미합중국 특허 제5,185,291호에 개시되어 있다.
그러나, 또한 여분의 회로에 대한 스위칭은 회로를 작동시키고 결함성 회로를 분리시키기 위해 정상적인 개방 퓨즈를 선택적으로 접속함으로써 달성된다. 이 퓨즈는 중간 절연층에 의해 분리된 하부 전도층과 상부 전도층을 갖는 수평층 내에 통상적으로 제조된다. 레이저 비임은 퓨즈를 가열하는데 사용되어 절연층을 파손시키고, 상부 및 하부 전도층을 함께 용융시켜서 퓨즈를 접속시킨다. 이러한 기술의 단점은 레이저 비임이 전도층 중 하나를 통해 통과해야만 하기 때문에 바람직한 전류 경로를 유지하도록 퓨즈에 인가되는 레이저 에너지가 주의깊게 계산되어야 한다는 것이다. 이러한 기술의 다른 단점은 퓨즈는 바람직하게는 보호층이 없이 설계되기 때문에 퓨즈가 오염물에 노출될 가능성이 있다는 것이다. 이러한 종래 기술은 라팰 등에게 허여된 "저동력 레이저 펄스에 의해 전도경로를 형성하는 방법"이란 명칭의 미합중국 특허 제 4,815,663호, 윌에게 허여된 "절연체의 레이저 개선된 열파손을 사용하여 반도체 장치를 메이크 링크 프로그래밍"이란 명칭의 미합중국 특허 제 4,912,066호에 기술되어 있다.
정상적으로 개방되어 있는 다른 타입의 퓨즈는 2개의 전도층이 에칭된 홀 또는 트랜치를 구비한 절연층에 의해 분리된 지점에서 형성된 링크이다. 이러한 타입의 퓨즈는 절연층에 의해 커버된 하부 전도층으로 구성된다. 개구는 절연층 내에서 에칭된다. 계속해서, 상부 전도층은 에칭된 개구가 재료로 충전되지 않도록 하는 방법으로 절연층의 표면 상에 증착된다. 개구를 향해 진행하는 레이저 비임은 개구 안으로 드레인되고 하부 전도층에 대해 상부 전도층을 쇼트시키는 상부 전도층을용융시킨다. 이러한 방법의 하나의 단점은 개구를 충전시키고 그리고 전도체를 쇼트시키는 충분한 재료를 제공하기 위해 개구의 에지에 돌출되어 있는 약간의 재료로 증착되어야 한다는 점이다. 이러한 방법의 다른 단점은 이 장치의 구조가 전도체를 쇼트시키는데 사용될 수 있는 타입의 레이저에 국한된다는 것이다. 만약 레이저 에너지 밀도가 매우 낮다면, 상부 전도 및 하부 전도 층은 함께 용융되지 않는다는 것이다. 만약 레이저 에너지 밀도가 매우 높다면, 전도층은 손상될 것이다. 이러한 종래 기술의 한 방법은 무카이에게 허여된 "반도체 장치에서 금속 전도배선용 작용성 전도 링크를 제작하는 방법"이란 명칭의 미합중국 특허 제 4,968,643호에 기술되어 있다.
2개의 전도층을 접속하기 위해 절연층에서 홀을 사용하는 다른 퓨즈는 윌 등에게 허여된 "절연체의 레이저 개선된 열파손 방법을 사용한 반도체 장치의 메이크 링크 프로그래밍"이란 명칭의 미합중국 특허 제 4,751,197호에 기술되어 있다. 이 특허에서, 하부 전도체는 절연층에 의해 커버된다. 홀은 절연층 안으로 에칭된다. 홀 내에는 하부 전도체를 접속시키는 얇은 전도층이 증착된다. 낮게 도핑된 폴리실리콘층은 얇은 전도층 위에 증착된다. 폴리실리콘은 이 형태에서 고도한 저항성이 있기 때문에 절연체로서 사용된다. 금속층이 홀의 나머지를 충전시키도록 폴리실리콘층에 증착된다. 상부 전도층은 절연층 및 충전된 홀 위에 증착된다. 충전된 홀을 향해 진행되는 레이저 비임은 홀 내의 재료와, 상부 및 하부 전도층을 서로 반응시켜서 퓨즈를 차단시킨다. 이러한 기술의 하나의 단점은 퓨즈를 설계하기 위해서는 복잡한 공정을 필요로 한다는 것이다. 다른 단점은 퓨즈를 제조하는 재료들의 조합물은 제한되는데, 이는 재료들은 레이저 에너지의 제공하에서 서로 전기적으로 상호 작용해야만 하기 때문이며, 그렇지 않으면 퓨즈는 차단될 수 없다.
이러한 종래 기술은 복잡한 제조 공정 또는 퓨즈 설계에 적절하지 않게 제약될 필요성없이 반도체 장치 상에 어떠한 곳에든지 위치시키기에 충분히 작은 가융 소자를 요구한다. 이에 따라, 본 발명의 목적은 뱅크 내에 위치시킬 필요성이 없는 보다 신뢰성이 있고, 소형이며, 더 단순한 퓨즈를 제공하는 것이다. 본 발명의 또다른 목적은 산화물층에서의 에칭 변화에 덜 민감하고, 내식성을 갖는 가융 구조물을 제공하는 것이다.
본 발명은 여분의 회로로부터 결함성 회로를 선택적으로 제거하기 위해 반도체 집적 회로의 결합에 사용되는 정상적으로 개방된 퓨즈 소자를 제공하는 것이다. 퓨즈 소자는 유전체 스페이서의 구역에 의해 다수의 집적회로 소자로부터 절연된 도전성 재료의 중앙구역으로 구성된다. 집적회로 소자 및 본 발명의 퓨즈 소자는 반도체 기판 상에 배치된다. 얇은 산화물층은 소자들이 반도체 기판에 대해 그리고 기판에 의해 서로 쇼트되는 것을 방지하도록 기판 상에서 퓨즈 소자 및 집적회로 소자 아래에 배치된다. 보호성 유전체층은 전체 집적회로를 제조하는 동안 퓨즈 소자 및 2개의 집적회로 소자 모두 위에 증착될 수도 있다.
집적회로 소자를 전기적으로 접속시키기 위해서, 레이저 비임이 퓨즈 소자를 향해 진행된다. 레이저 비임은 보호성 유전체층을 태워서 그리고 도전성 재료와 퓨즈 소자를 형성하는 유전체 스페이서를 용융시킨다. 퓨즈 소자가 용융되면서, 도전성 재료는 2개의 집적회로 소자와 접촉하여 2개의 집적회로 소자를 전기적으로 함께 접속시킨다.
제 1도에는 본 발명의 바람직한 실시예의 퓨즈 소자(10)가 집적회로 소자(14,15) 사이에 증착되어 있는 것으로 도시되어 있다. 집적회로 소자(14,15)는 전체 집적회로(11)를 제조 또는 프로그램하는 동안 선택적으로 결합될 수도 있는 임의의 납성분일 수도 있다. 도시된 실시예에 있어서, 퓨즈 소자(10)는 집적회로 소자(14,15)를 전기적으로 분리하는 정상적인 개방 퓨즈이다.
퓨즈 소자(10)는 유전체 스페이서의 구역(16)에 의해 집적회로 소자(14,15)로부터 절연된 도전성 재료(12)의 중앙 구역으로 구성된다. 이후에 더 명백해지겠지만, 도전성 재료(12) 및 유전체 스페이서(16)는 레이저 방사선을 용이하게 흡수하고 용융시키는 재료로 제조된다. 바람직한 실시예에 있어서, 도전성 재료(12)는 폴리실리콘이고, 유전체 스페이서(16)는 산화실리콘 또는 질화실리콘으로 이루어질 수 있다.
도시된 실시예에서, 집적회로 소자(14,15) 및 본 발명의 퓨즈 소자(10)는 반도체 기판(20)상에 배치된다. 얇은 산화물 층(18)은 소자가 반도체 기판에 대해 또는 반도체 기판에 대해 서로 쇼트되는 것을 방지하도록 기판 상에, 퓨즈 소자(10)와 집적회로 소자(14,15) 아래에 배치된다. 적어도 하나의 보호성 유전체층(22)은 전체 집적회로(11)를 제조하는 동안 퓨즈 소자(10) 및 집적회로 소자(14,15)에 증착될 수도 있다. 바람직한 실시예에 있어서, 보호성 유전체층(22)은 실질적으로 투명한 포스포-실리케이트 유리(PSG)이다. 이후에 설명되겠지만, 투명층은 퓨즈 소자(10)상에 레이저를 타겟팅하는데 도움을 주고, 집적회로(11)의 비퓨즈 소자에전달된 광학 에너지의 양을 감소시킨다.
제 2도에서 알 수 있는 것은, 2개의 집적회로 소자(14,15)를 전기적으로 접속시키기 위해서 레이저 비임(26)은 퓨즈 소자를 향해 진행된다. 레이저 비임(26)은 보호성 유전체층(22)을 통해 태워서 퓨즈 소자(10)를 형성하는 도전성 재료(12)와 퓨즈 소자(10)를 형성하는 유전체 스페이서(16)를 용융시킨다. 퓨즈 소자(10)가 용융되면서, 유전체 스페이서는 파손된다. 용융된 도전성 재료(12)는 집적회로 소자(14,15)와 접촉하며, 이에 따라 집적회로 소자(14,15)를 함께 전기적으로 접속시킨다. 이 결과에 따라, 퓨즈 소자(10)는 이것의 고유한 정상적 개방 조건으로부터 접속 조건으로 변경된다. 바람직한 실시예에서, 접속된 퓨즈 소자(10)의 저항은 1kΩ이하이다.
제 3도에서, 알 수 있는 것은 본 발명의 퓨즈 소자(10)를 제조하기 위해서는, 먼저 2개의 집적회로 소자(14,15)는 반도체 기판(20)의 얇은 산화물 층(18) 상에 형성된다. 퓨즈 소자(10)를 이후에 보정하기 위해 집적회로 소자(14,15) 사이에는 거리(D)만큼 이격된다. 바람직한 실시예에서, 집적회로 소자(14,15) 사이의 거리(D)는 약 0.5㎛인데, 그러나 다른 크기는 제조 공정의 최소한의 디자인 룰에 따라 사용될 수 있다. 유전체 재료(16)의 층은 제 4도에 도시된 바와 같이, 집적회로 소자(14,15) 사이에 종래 기술에서 공지된 기술을 사용하여 증착된다. 증착된 유전체 재료(16)의 중앙 영역은 적절한 마스크를 사용하여 에칭되어 제거되고, 수직의 유전체 스페이서(16a,16b)가 형성된다. 제 5도에 도시된 바와같이, 유전체 스페이서(16a,16b)는 집적회로 소자(14,15)의 대향면상에 위치된다. 도전성 재료(12)의층은 제 6도에 도시된 바와같이, 유전체 스페이서(16a,16b) 사이에 증착된다. 도전성 재료(12)의 층의 두께는 집적회로 소자(14,15)의 두께보다 작다. 도전성 재료(12)의 중앙 부분은 제 7도에 도시된 바와 대략적으로 같은 짧은 중간 영역과 2개의 수직면으로 된 U형 구조를 형성하도록 에칭되어 제거된다. 이 형태는 대부분의 도전성 재료(12)를 유전체 스페이서(16a,16b)에 인접하게 위치시킨다. 이와 같이, 레이저 에너지가 가해질 때, 대부분의 용융된 도전성 재료는 용융된 유전체 스페이서를 바이패스시키고, 집적회로 소자를 접촉시키도록 위치된다.
퓨즈 소자(10)의 제조는 이 지점에서 완성된다. 퓨즈 소자(10)는 제 8도에 도시된 바와같이 투명한 보호성 유전체층(22)과 하나 또는 하나 이상의 캡층(24)에 의해 커버될 수도 있다. 바람직한 실시예에서, 캡층(24)은 산화물로부터 형성된다. 퓨즈 소자(10)를 커버하는 캡층(24)과 보호성 유전체 층(22)은 반도체 장치 상단에 위치되고, 그리고 외부 오염물이 퓨즈 소자(10)와 접촉되는 것을 방지한다. 그러나, 본원에 기술된 퓨즈 소자(10)는 임의의 보호층없이 개방구조로서 제조될 수 있다.
제 9도에는, 반도체 기판(20)상에 형성된 퓨즈 소자(10)의 뱅크(100)가 예시되어 있다. 각각의 퓨즈 소자(10)는 접속하고자 하는 회로의 전기적 특징 및 도전성 재료(12) 및 집적회로 소자(14,15)를 위해 선택된 재료를 토대로 다른 구성을 가질 수도 있다. 도 9의 좌에서 우로 이동하면, 제 1 퓨즈 소자(10)는 대체로 U자 형태이며, 집적회로 소자(15)내에 형성된 리세스(32) 안으로 돌출되는 집적회로 소자(14)의 섹션(30) 사이에 형성된다. 이러한 구성은 제작이 간단하고, 용이하다는장점을 갖는다. 제 2 퓨즈 소자(10)는 일반적으로 W 형태이고, 집적회로 소자(15) 내에 형성된 2개의 리세스(36) 안으로 돌출되는 집적회로 소자(14)의 2개의 영역 사이에 형성된다. 이 형태는 도전성 재료(12)에 의해 접촉된 각각의 집적회로 소자(14,15)의 표면구역을 최대화한다. 제 3의 퓨즈 소자(10)는 일반적으로 Z형이고, 결합되는 L형(38)의 돌출부를 갖는 집적회로 소자(14,15) 사이에 형성된다. 이 형태는 레이저 비임에 의해 타겟된 중앙영역 내로 도전성 재료(12)와 접촉된 집적회로 소자(14,15)의 각 구역의 표면구역을 집중시킨다.
본원에 기술된 실시예는 단지 최적의 실시예를 나타낸 것이며, 본 발명의 개념 및 범위를 벗어나지 않으면서 당업자들이 변형 및 개조를 구현할 수 있음을 이해해야 한다. 예를 들어, 집적회로 소자 사이의 공간은 디자인 룰에 따라 변형될 수도 있다. 또한, 퓨즈 소자의 구성은 접속하고자 하는 회로의 전기적 특성으로 인해 변형될 수도 있다.
제 1도는 개방된 상태로 있는 바람직한 실시예의 단면도.
제 2도는 차단된 상태로 있는 바람직한 실시예의 단면도.
제 3 내지 8도는 본 발명의 여러 제조 단계를 도시한 바람직한 실시예의 단면도.
제 9도는 뱅크에 배열된 본 발명의 퓨즈 구조의 평면도.
*도면의 주요 부분에 대한 부호의 설명 *
10 : 퓨즈 소자 12 : 도전성 재료
14,15 : 집적회로 소자 16 : 유전체 재료
18 : 산화물층 20 : 반도체 기판
24 : 캡층 26 : 레이저 비임
Claims (19)
- 기판 상의 제 2 집적회로 소자와 이격되어 있는 제 1 집적회로 소자를 선택적으로 결합시키기 위한 퓨즈 구조물에 있어서,a) 상기 제 1 및 제 2 집적회로 소자의 측벽에만 인접하며, 소정 구역 이격되어 있는 제 1 유전체 스페이서;b) 상기 유전체 스페이서 사이의 상기 구역에 부분적으로 충전되는 도전성 재료를 포함하며, 상기 도전성 재료와 상기 유전체 스페이서는 레이저 조사에 노광에 의해 용융가능하며, 상기 도전성 재료는 상기 제 1 유전체 스페이서와 접촉가능하며, 그리고c) 상기 퓨즈 구조물 위에 놓이며, 레이저 조사에 투명한 제 2 유전체층을 포함하며,상기 제 1 및 제 2 집적회로 소자는 각각 상부면을 가지며, 상기 도전성 재료는 상부면을 가지며, 그리고 상기 각각의 유전체 스페이서는 각각의 상부면을 가지며,상기 도전성 재료는 상기 유전체 스페이서에 인접한 측부를 가지며, 상기 측부 사이에 배치된 중간부를 가지며;상기 도전성 재료의 중간부의 상부면은 상기 도전성 재료의 측부의 상부면 아래로 함입(recess)되고, 상기 도전성 재료의 측부의 상부면은 상기 유전체 스페이서의 상부면과 상기 제 1 및 제 2 집적회로 소자의 상부면 아래로 함입되는 것을특징으로 하는 퓨즈 구조물.
- 제 1항에 있어서, 상기 도전성 재료가 폴리실리콘 및 규화물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 퓨즈 구조물.
- 제 1항에 있어서, 상기 유전체 스페이서는 실리콘계인 것을 특징으로 하는 퓨즈 구조물.
- 제 1항에 있어서, 상기 도전성 재료와 관련된 매스(mass)가 상기 유전체 스페이서층에 인접하게 집중되는 것을 특징으로 하는 퓨즈 구조물.
- 제 1항에 있어서, 상기 도전성 재료가 상기 도전성 재료와 관련된 대부분의 매스를 상기 유전체 스페이서에 인접하게 위치시키는 일반적으로 U자 형태를 갖는 것을 특징으로 하는 퓨즈 구조물.
- 제 1항에 있어서, 상기 유전체 스페이서와 상기 도전성 재료의 조합된 폭이 대략적으로 0.5㎛인 것을 특징으로 하는 퓨즈 구조물.
- 제 1항에 있어서, 상기 제 2 유전체층은 포스포-실리케이트 유리를 포함하는 것을 특징으로 하는 퓨즈 구조물.
- 반도체 기판 상에 배치된 유전체층 상에 이격되어 배치된 제 1 집적회로 소자와 제 2 집적회로 소자를 선택적으로 결합하기 위한 퓨즈 구조물 제조방법에 있어서,상기 제 1 및 제 2 집적회로 소자 사이의 유전체 재료층을 증착하는 단계;상기 제 1 및 제 2 집적회로 소자와 인접하는 다수의 유전체 스페이서를 형성하기 위하여, 상기 유전체 재료의 중앙 영역을 에칭하는 단계;상기 유전체 스페이서의 상부면과 상기 집적회로 소자의 상부면에 대하여 함입(recess)된 상부면을 가지도록, 상기 유전체 스페이서 사이에 도전성 재료를 증착하는 단계; 및상기 도전성 재료의 중앙이 측벽보다 더 얇도록, 상기 도전성 재료의 중앙부를 에칭하는 단계를 포함하는 것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 8항에 있어서, 전체적으로 보호 유전체층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 9항에 있어서, 상기 보호 유전체층에 적어도 하나의 캡층을 커버하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 9항에 있어서, 상기 보호 유전체층은 포스포-실리케이트 유리를 포함하는것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 10항에 있어서, 상기 캡층은 산화물을 포함하는 것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 8항에 있어서, 상기 도전성 재료는 폴리실리콘인 것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 8항에 있어서, 상기 유전체 재료는 실리콘 산화물 또는 실리콘 질화물로 이루어지는 것을 특징으로 하는 퓨즈 구조물 제조방법.
- 제 1 집적회로 소자와 제 2 집적회로 소자를 선택적으로 결합시키기 위한 방법에 있어서,상기 제 1 집적회로 소자와 제 2 집적회로 소자 사이에 배치된 퓨즈 소자를 제공하는 단계를 포함하며, 상기 퓨즈 소자는 유전체 스페이서에 의해 상기 제 1 집적회로 소자와 상기 제 2 집적회로 소자로부터 전기적으로 절연된 도전성 재료를 구비하며, 상기 절연된 도전성 재료를 구비하며, 상기 도전성 재료는 상기 유전체 스페이서의 상부면과 상기 집적회로 소자의 상부면에 대하여 함입된 상부면을 가지며, 그리고상기 퓨즈 소자를 레이저 조사에 노광시키는 단계를 포함하며, 상기 레이저조사는 상기 유전체 스페이서를 변쇠시키고, 상기 도전성 재료가 상기 제 1 집적회로 소자 및 상기 제 2 집적회로 소자가 접촉되도록 하며, 상기 도전성 재료와 관련된 매스의 대부분이 상기 유전체 스페이서에 인접하게 배치되며, 상기 유전체 스페이서 사이의 중심 공간내에는 더 적은 매스를 갖는 프로파일을 상기 도전성 재료가 가지는 것을 특징으로 하는 방법.
- 제 15항에 있어서, 상기 도전성 재료의 층이 폴리실리콘과 규화물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
- 제 15항에 있어서, 상기 유전체 스페이서의 층이 실리콘 기초 재료인 것을 특징으로 하는 방법.
- 제 15항에 있어서, 상기 도전성 재료가 상기 도전성 결합된 대부분의 매스를 상기 유전체 스페이서에 인접하게 위치시키는 일반적으로 U자 형태를 갖는 것을 특징으로 하는 방법.
- 제 15항에 있어서, 상기 유전체 스페이서와 상기 도전성 재료의 조합된 폭이 대략적으로 0.5㎛인 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36567094A | 1994-12-29 | 1994-12-29 | |
| US08/365,670 | 1994-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026749A KR960026749A (ko) | 1996-07-22 |
| KR100405027B1 true KR100405027B1 (ko) | 2004-01-07 |
Family
ID=23439841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950066813A KR100405027B1 (ko) | 1994-12-29 | 1995-12-29 | 집적회로장치의퓨즈구조물및그의제조방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5827759A (ko) |
| EP (1) | EP0720230B1 (ko) |
| JP (1) | JPH08255553A (ko) |
| KR (1) | KR100405027B1 (ko) |
| AT (1) | ATE277424T1 (ko) |
| DE (1) | DE69533537T2 (ko) |
| TW (1) | TW278229B (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5698895A (en) * | 1994-06-23 | 1997-12-16 | Cubic Memory, Inc. | Silicon segment programming method and apparatus |
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| JPH10229125A (ja) * | 1997-02-14 | 1998-08-25 | Nec Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| US5789794A (en) | 1998-08-04 |
| EP0720230A3 (en) | 1998-04-15 |
| KR960026749A (ko) | 1996-07-22 |
| JPH08255553A (ja) | 1996-10-01 |
| DE69533537D1 (de) | 2004-10-28 |
| EP0720230A2 (en) | 1996-07-03 |
| US5827759A (en) | 1998-10-27 |
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| EP0720230B1 (en) | 2004-09-22 |
| TW278229B (en) | 1996-06-11 |
| DE69533537T2 (de) | 2006-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111021 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20121019 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |