JPS6344739A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6344739A
JPS6344739A JP61189094A JP18909486A JPS6344739A JP S6344739 A JPS6344739 A JP S6344739A JP 61189094 A JP61189094 A JP 61189094A JP 18909486 A JP18909486 A JP 18909486A JP S6344739 A JPS6344739 A JP S6344739A
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    • Y10S148/093—Laser beam treatment in general

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明の半導体装置の製造方法は、絶縁膜にアスペクト
比の高いコンタクトホールを形成する工程と、前記コン
タクトホールの段差部分においてＡＩ配線が断線するよ
うに該コンタクトホールを経由して前記絶縁膜の上に該
Ａｌ配線を形成する工程と、前記Ａｌ配線の断線部分を
接続する必要があるとき、前記Ａｌ配線の上方からエキ
シマレーザ光のパルスを照射し、これにより溶融したＡ
ｌの前記コンタクトホールへの流れ込みにより該Ａｌ配
線の断線部分の接続又は該コンタクトホールを介して前
記絶縁膜の下の他の導電膜や導電領域に接続する工程と
を有することを特徴とする。
すなわち本発明によれば、予め形成されたアスペクト比
の高いコンタクトホールにより所定のＡｉ配線を断線さ
せ、必要に応じてエキシマレーザ光のパルスを照射する
ことにより、該Ａｉ配線の断線部分の接続又は該コンタ
クトホールを介して前記絶縁膜の下の他の導電膜や導電
領域に容易に接続することができるので、マスタースラ
イス等に適用すれば特に有効である。また断線は極めて
小さいコンタクトホールにより形成されるものであるか
ら断線形成のための占有面積は小さくてよく、従って素
子の高集植化に適している。
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば所定の位置において予め断線するように
形成しておいたＡ！ｌ配線を、その後の工程において容
易に接続する方法に関するものである。
〔従来の技術〕
半導体集結回路において、予め基本となる回路構成部分
を形成しておき、その後！！ｉ！線の接続関係を変える
だけで幾種類もの回路を構成することのでさるマスター
スライス方式が知られている。
第２図は配線の接続関係を変える貨来例の方法を説明す
る断面図である。ｌはＳ１基板、２は５１基板１上に形
成されたＳ、０２膜、３は居間絶縁膜としてのＰＳＧ膜
である。４は逆ヒユーズ素子（当初、断線状態にあり、
後に接続させるものであるから便宜上このように称する
。）としてのポリＳｉ　膜であり、ＡＩＷ２５とコンタ
クトする領域は高濃度のリンがドープされて低抵抗とな
っているが、中央部はノンドープによりほぼ絶縁体とし
て機能している。
ところで所定の回路を構成するため、第２図に示すヒユ
ーズ素子としてのポリＳｔ　Ｉｇ！４を導電体として機
能させる必要がある場合がある。従来の方法によれば、
精度良く位置合わせした後、連続波のレーザ光を一点に
スポット照射することにより、高濃度のリンドープ領域
からリンを中央部の領域に拡散させ、該領域を導電化し
て電気的に導通させている。
〔発明が解決しようとする問題点〕
しかし、かかる従来の方法によれば、特別の逆ヒユーズ
素子形成領域を必要とするものであるから、その分集積
度の低下を招くとともに、製造工程の複雑化を招くこと
になる。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、高集蹟化が可能で、かつ配線の接続を必要に応じ
て容易に行なうことのできる半導体装置の製造方法の提
供を目的とする。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、絶縁膜にアスペクト
比の高いコンタクトホールを形成する工程と、前記コン
タクトホールの段差部分においてＡｌ配線が断線するよ
うに該コンタクトホールを経由して前記絶縁膜の上に該
Ａｌ配線を形成する工程と、前記Ａ９．配線の断線部分
をＦｌｉ続する必要があるとき、前記Ａｌ配線の上方か
らエキシマレーザ光のパルスを照射し、これにより溶融
したＡＩの前記コンタクトホールへの流れ込みにより該
Ａｌ配線の断線部分の接続又は該コンタクトホールを介
して前記絶縁膜の下の他の導電膜や導電置載に接続する
工程とを有することを特徴とする。
〔作用〕
本発明によれば、予め形成されたアスペクト比の高いコ
ンタクトホールにより所定のＡＩ配線を断線させている
。ところでこの断線は極めて小さいコンタクトホールに
より形成されるので、そのために必要とされる占有面積
も小さい、特定の断線部分を接続する必要があるとき、
該コンタクトホール内およびその周辺のＡｕ１Ｎが溶融
すればよいので、厳密な位置合わせを必要としない。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。第１図（ａ）〜（ｃ）は未発ＩＪＩの実施例に係る半
導体装置の製造方法を説明する図である。
（１）まず第１図（ａ）に示すように、Ｓｉ基板６の上
に５１０２膜７を形成し、更にその上に第１の配線用の
Ａｉ膜８を形成する０次いでＰＳＧ膜９を形成した後に
、バターニングして開口部１０を形成する。このとき開
口部１０のアスペクト比（開口部の深さ／開口部の口径
）は充分大きくとっている９例えば開口部の深さ＝ＩＪ
Ｌ、開ロ部の口径＝１鉢とする。
（２）次にスパー、夕法によりＡｉ膜１１を全面に形成
した後に、パターニングして第２の配線用のＡＭ膜１１
を形成する。同図（ｂ）に示すように、開口部１０のア
スペクト比が大きいので、Ａ文膜１１は該開口部で断線
している。このためＡ文膜８とＡ文膜１１とは電気的に
接続されていない。
（３）次いで同図（Ｃ）に示すように、Ａｌ膜１１の上
方からエキシマレーザ光をパルス照射すると、該ＡＭ膜
１１が徐々に溶融して開口部１０に流入する。これによ
り開口部１０はＡｌ膜１１によって完全に埋め込まれる
ので、Ａｌ膜８とＡ文膜１１とが接続して電気的にも導
通状態となる。
なお、このとき用いるエキシマレーザ光は例えばＡｒ　
Ｆエキシマレーザ光（波長；１９３ｎｍ）であり、照射
条件はエネルギー強度１０Ｊ／Ｃｍ２　、パルス輻；　
１５ｎｓである。なおエネルギー強度が３Ｊ／ｃｍ２以
下のときあまり効果がなく・一方１５Ｊ／ｃｍ２以上に
なるとＡｌ膜８の損傷が生じる。したがってエネルギー
強度としては５〜１２Ｊ／ｃｍ２が望ましい、またパル
ス輻をあまり長くしたり（例えば１ルｓ）、あるいはパ
ルスでなく連続波を照射するときもＡ文膜８の損傷が生
じ、好ましくない、エキシマレーザ光としては、その他
、ＫｒＦ２エキシマレーザ光（波長；２４８ｎｍ）やＸ
ｅＣｆ１ｘキシマレーザ光（波長；３０８ｎｍ）等も使
用可ｆｆｆｉである。
第３図は本発明の別の実施例を説明するための断面図で
ある１図示するように、この場合には第１図と異なりＰ
ＳＧ膜１２の下にＡ２膜を形成していない、Ａｌ文膜１
はアスペクト比の大きい開口部１３のため断線している
が、接続する必要があるときは、第１図の実施例で説明
したように、開口部１３およびその周辺部にエキシマレ
ーザ光のパルスを照射すればよい、すなわち第３図の実
施例は、単にＡ文膜１４を接続する必要があるときに利
用することができる。なお開口部の大きさは、Ａｌ膜の
パターン幅より大きいとする。
第４図は本発明の更に別の実施例を説明するための断面
図である０図示するように、この場合には５１０２膜１
５の開口部１７の下に不純物領域１６が形成されている
。Ａ４ｕｌＵ１８はアスペクト比の大きい開口部１７に
より断線しているが、接続する必要があるときは、第１
図の実施例で説明したように、開口部１７およびその周
辺部にエキシマレーザ光のパルスを照射すればよい、こ
れによりＡｕｒＦ２１８と不純物領域１６とをコンタク
トさせることができる。
〔発明の効果〕
以上説明したように１本発明によれば、予め形成された
アスペクト比の高いコンタクトホールにより所定のＡ文
配線を断線させ、必要に応じてエキシマレーザ光のパル
スを照射するという簡単な方法により容易に接続可壱で
ある。またコンタクトホールの形成に必要とされる面植
は極めて小さいので、集積度の高いマスタースライス方
式の半導体集積回路を製造することができる。
【図面の簡単な説明】
第１図は本発明の実施例に係る半導体装置の製造方法を
説明する断面図、 第２図は従来例の半導体装ｔの製造方法な説明する断面
図、 第３図は本発明の別の実施例に係る半導体装置の製造方
法を説明する断面図、 第４図は本発明の更に別の実施例に係る半導体装置の製
造方法を説明する断面図である。 （符号の説明） １．６・・・５１基板、 ２．７．１５・・・５ｉ０２膜、 ３．９．１２・・・ＰＳＧ膜、 ４・・・ポリＳ１　膜、 ５．８，１１，１４．１８・・・Ａ２膜。 １０．１３．１７・・・開口部、 １６・・・不純物領域００ｇ］−ン゛、ｔＣ＋ 木尭℃ηめ吏党促」ヂ［株］因 第１図 凌条バ列のは左面ズ 第２図 不漫胡め別〆１史捌涌曲図 第３図 絨朗／ｌ別めす史掛ＩＪ〆を口 第７１図

Claims (1)

  1. 【特許請求の範囲】 絶縁膜にコンタクトホールを形成する工程と、前記コン
    タクトホールの段差部分においてＡｌ配線が断線するよ
    うに該コンタクトホールを経由して前記絶縁膜の上に該
    Ａｌ配線を形成する工程と、 前記Ａｌ配線の断線部分を接続する必要があるとき、前
    記Ａｌ配線の上方からエキシマレーザ光のパルスを照射
    し、これにより溶融したＡｌの前記コンタクトホールへ
    の流れ込みにより該Ａｌ配線の断線部分の接続又は該コ
    ンタクトホールを介して前記絶縁膜の下の他の導電膜や
    導電領域に接続する工程とを有することを特徴とする半
    導体装置の製造方法。
JP61189094A 1986-08-12 1986-08-12 半導体装置の製造方法 Granted JPS6344739A (ja)

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KR1019870008776A KR910004038B1 (ko) 1986-08-12 1987-08-11 반도체 장치의 금속배선용 활성화 가능 도통링크 및 그의 제조 및 활성화 방법
EP87111603A EP0256494B1 (en) 1986-08-12 1987-08-11 Activatable conductive links for semiconductor devices
DE8787111603T DE3783404T2 (de) 1986-08-12 1987-08-11 Leitende aktivierungsverbindungen fuer halbleiteranordnungen.
US07/344,525 US4968643A (en) 1986-08-12 1989-04-26 Method for fabricating an activatable conducting link for metallic conductive wiring in a semiconductor device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000505244A (ja) * 1996-11-08 2000-04-25 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティド ブラインドマイクロヴァイアの電気抵抗を改善するための多周波数処理

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070392A (en) * 1988-03-18 1991-12-03 Digital Equipment Corporation Integrated circuit having laser-alterable metallization layer
US5250465A (en) * 1991-01-28 1993-10-05 Fujitsu Limited Method of manufacturing semiconductor devices
US5451811A (en) * 1991-10-08 1995-09-19 Aptix Corporation Electrically programmable interconnect element for integrated circuits
US5321322A (en) * 1991-11-27 1994-06-14 Aptix Corporation Programmable interconnect architecture without active devices
WO1993012582A1 (en) * 1991-12-13 1993-06-24 Knights Technology, Inc. Programmable logic device cell and method
JPH0799791B2 (ja) * 1992-04-15 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 透明基板上の回路ライン接続方法
JPH06124913A (ja) * 1992-06-26 1994-05-06 Semiconductor Energy Lab Co Ltd レーザー処理方法
KR960009996B1 (ko) * 1992-08-24 1996-07-25 금성일렉트론 주식회사 반도체 소자의 리페어장치 및 그 배치방법
US5453402A (en) * 1992-12-15 1995-09-26 Advanced Micro Devices, Inc. Selective metal via plug growth technology for deep sub-micrometer ULSI
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
WO1995024734A1 (en) * 1994-03-10 1995-09-14 Massachusetts Institute Of Technology Technique for producing interconnecting conductive links
US5920789A (en) * 1994-10-11 1999-07-06 Massachusetts Institute Of Technology Technique for producing interconnecting conductive links
US5861325A (en) * 1994-03-10 1999-01-19 Massachusetts Institute Of Technology Technique for producing interconnecting conductive links
US5940727A (en) * 1994-10-11 1999-08-17 Massachusetts Institute Of Technology Technique for producing interconnecting conductive links
US5585602A (en) * 1995-01-09 1996-12-17 Massachusetts Institute Of Technology Structure for providing conductive paths
TW278229B (en) * 1994-12-29 1996-06-11 Siemens Ag Fuse structure for an integrated circuit device and method for manufacturing a fuse structure
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
JPH10229125A (ja) * 1997-02-14 1998-08-25 Nec Corp 半導体装置
US6288437B1 (en) * 1999-02-26 2001-09-11 Micron Technology, Inc. Antifuse structures methods and applications
US6472253B1 (en) 1999-11-15 2002-10-29 Vlsi Technology, Inc. Programmable semiconductor device structures and methods for making the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5780738A (en) * 1980-11-07 1982-05-20 Seiko Epson Corp Semiconductor integrated device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4585490A (en) * 1981-12-07 1986-04-29 Massachusetts Institute Of Technology Method of making a conductive path in multi-layer metal structures by low power laser beam
JPS5996746A (ja) * 1982-11-26 1984-06-04 Hitachi Ltd 半導体装置およびその製造方法
DE3579515D1 (de) * 1984-06-27 1990-10-11 Contraves Ag Verfahren zur herstellung eines basismaterials fuer eine hybridschaltung.
US4674176A (en) * 1985-06-24 1987-06-23 The United States Of America As Represented By The United States Department Of Energy Planarization of metal films for multilevel interconnects by pulsed laser heating
US4814578A (en) * 1985-06-24 1989-03-21 The United States Of America As Represented By The Department Of Energy Planarization of metal films for multilevel interconnects
US4681795A (en) * 1985-06-24 1987-07-21 The United States Of America As Represented By The Department Of Energy Planarization of metal films for multilevel interconnects
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5780738A (en) * 1980-11-07 1982-05-20 Seiko Epson Corp Semiconductor integrated device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000505244A (ja) * 1996-11-08 2000-04-25 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティド ブラインドマイクロヴァイアの電気抵抗を改善するための多周波数処理

Also Published As

Publication number Publication date
EP0256494A3 (en) 1988-07-27
KR880003407A (ko) 1988-05-17
EP0256494B1 (en) 1993-01-07
DE3783404D1 (de) 1993-02-18
KR910004038B1 (ko) 1991-06-22
US4968643A (en) 1990-11-06
DE3783404T2 (de) 1993-05-06
EP0256494A2 (en) 1988-02-24
JPH058864B2 (ja) 1993-02-03

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