DE10346460A1 - Anordnung und Verfahren zum Schutz von Fuses/Anti-Fuses - Google Patents

Anordnung und Verfahren zum Schutz von Fuses/Anti-Fuses Download PDF

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Abstract

Die Erfindung betrifft eine Anordnung zum Schutz von Fuses/Anti-Fuses auf Chips, die zur Aktivierung redundanter Schaltungen oder Chip-Funktionen dienen, wobei auf dem fertig prozessierten Chip eine Passivierungsschicht (Hard Passivation) unter Aussparung von Metallkontakten der M2 Metallisierungsebene und der Fuses angeordnet ist und wobei das Chip mit einer Redistribution Layer versehen ist, die mit der M2 Metallisierungsebene elektrisch kontaktiert ist, sowie ein Verfahren zum Schutz solcher Fuses/Anti-Fuses. Der Erfindung liegt nunmehr die Aufgabe zugrunde, einen ausreichenden Schutz von Fuses/Anti-Fuses auf integrierten Schaltungen zu gewährleisten. Erreicht wird das dadurch, dass auf der Passivierungsschicht (5) ein mindestens den Bereich der Fuses/Anti-Fuses (4) abdeckendes Dielektrikum (3.1, 3.2) angeordnet ist, auf dem die Redistribution Layer (2) aus der Materialkombination Cu/Ni/Au aufgebracht ist.

Description

  • Die Erfindung betrifft eine Anordnung zum Schutz von Fuses/Anti-Fuses auf Chips, die zur Aktivierung redundanter Schaltungen oder Chip-Funktionen dienen, wobei auf dem fertig prozessierten Chip eine Passivierungsschicht (Hard Passivation) unter Aussparung von Metallkontakten der M2 Metallisierungsebene und der Fuses angeordnet ist und wobei das Chip mit einer Redistribution Layer versehen ist, die mit der M2 Metallisierungsebene elektrisch kontaktiert ist, sowie ein Verfahren zum Schutz solcher Fuses/Anti-Fuses.
  • In vielen Fällen werden redundante Schaltungen oder mehrere Funktionen in integrierte Schaltungen mit integriert, um diese bei Bedarf aktivieren zu können. Die Aktivierung solcher redundanten Schaltungen erfolgt, wenn infolge einer fehlerhaften Prozessierung (z.B. Defekte, Partikel) einzelne Schaltungsteile nicht funktionsfähig sind. Die redundanten Schaltungen übernehmen dann die Aufgabe der fehlerhaften Schaltungen und der Gesamtchip ist voll funktionsfähig.
  • Um die redundante Schaltung oder Funktion zu aktivieren, muss die integrierte Schaltung von dem defekten Gebiet elektrisch getrennt und mit einer redundanten Schaltung (Ersatzschaltung) verbunden werden. Das geschieht durch Fuses zur Trennung von Strompfaden und Anti-Fuses zur Verbindung von Strompfaden.
  • Ein Beispiel für eine auftrennbare Verbindungsbrücke (Fuse) und eine verbindbare Leitungsunterbrechung (Anti-Fuse), sowie ein Verfahren zur Herstellung und Aktivierung einer Fuse und einer Anti-Fuse geht aus der DE 196 04 776 A1 hervor.
  • Diese Fuses wurden bisher in einer der Metallisierungsebenen des integrierten Schaltkreises integriert. Zum Trennen einer Fuse wird ein Laser-Strahl auf diese gerichtet und ein kurzer Stromimpuls bewirkt dann das Durchschmelzen der Fuse.
  • Nach der fertigen Prozessierung der Chips werden diese vor der Montage, z.B. in ein Gehäuse, elektrisch auf Funktionalität überprüft. Nicht funktionierende Chips werden wie vorstehend mit den Fuses repariert, bevor sie montiert werden.
  • Erfolgt dieses beschriebene Prozess unmittelbar beim Hersteller und werden diese Chips (KGD: known good die) dann auf Träger montiert und gemolded, ist die Tatsache, dass die Fuses/Anti-Fuses frei liegen, eigentlich unproblematisch, da das Chip durch das Molden ausreichend gegen Umwelteinflüsse geschützt.
  • Wenn jedoch Chips unverpackt (Nacktchips) zum Kunden geliefert werden, der dann selbst die Montage der Chips vornimmt, entstehen erhebliche Zuverlässigkeitsprobleme, wie Leckströme, Korrosion, Erosion usw. infolge von Umwelteinflüssen. Es entsteht dann das erhebliche Risiko, dass Fuses ungewollt getrennt oder Anti-Fuses ungewollt verbunden werden, woraus Fehlfunktionen des Chips bis zu dessen Unbrauchbarkeit die Folge sein können.
  • Um diese Zuverlässigkeitsprobleme zu vermeiden, kann auf der Oberfläche des Chips (Wafers) ein Siliziumoxid oder ein Siliziumnitrid oder Mischschichten abgeschieden werden, was allerdings sehr teuer und aufwändig wäre.
    •
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine Anordnung zum Schutz von Fuses/Anti-Fuses auf integrierten Schaltungen zu schaffen, mit dem die Nachteile des Standes der Technik vermieden werden. Der Erfindung liegt ferner die Aufgabe zugrunde, ein Verfahren zum Schutz solcher Fuses/Anti-Fuses zu schaffen.
  • Die der Erfindung zugrunde liegende Aufgabe wird bei einer Anordnung der eingangs genannten Art dadurch gelöst dass auf der Passivierungsschicht ein mindestens den Bereich der Fuses/Anti-Fuses abdeckendes Dielektrikum angeordnet ist, auf dem die Redistribution Layer aus der Materialkombination Cu/Ni/Au aufgebracht ist.
  • Dass als Dielektrikum verwendete Material kann ein Metalloxid, ein Siliziumoxid, ein Siliziumnitrid bzw. ein low-K- oder ein high-K-Dielektrikum, oder ein anderer Nichtleiter sein.
  • Die der Erfindung zugrunde liegende Aufgabe wird ferner durch ein Verfahren gelöst, dass gekennzeichnet ist durch Aufbringen eines Polyimides, Strukturierung des Polyimides, TV-Ätzung, Aufbringen eines Dielektrikums, Strukturieren des Dielektrikums und Prozessieren der Redistribution Layer aus einem üblichen Schichtaufbau aus Cu/Ni/Au
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In der zugehörigen Zeichnungsfigur ist ein Chip 1 (Die) mit einer Redistribution Layer 2 (Umverdrahtung) und einem unter dieser befindlichen Dielektrikum 3 schematisch dargestellt.
    •
  • Das dargestellte Chip 1 ist mit einer unteren Metallisierungsebene M1 und einer darüber befindlichen Metallisierungsebene M2 versehen, wobei beide Metallisierungsebenen M1, M2 über Durchkontaktierungen/Vias C2 miteinander verbunden sind.
  • Das Chip enthält allgemein die Metallisierungsebenen MO, M1, M2 sowie DT (Deep Trenches), GC (Gate Contactors), CG. Dargestellt ist im Ausführungsbeispiel hier nur die M1, M2 Ebene.
  • In der Metallisierungsebene M1 sind außerdem sogenannte Fuses bzw. Anti-Fuses 4 ausgebildet. Auf dem an sich fertig prozessierten Chip 1 befindet sich eine Passivierung 5, die als Hard Passivierung ausgebildet sein kann. Diese Passivierung 5 und ein Dielektrikum 3.1 (Polyimid) ist jedoch derart auf das Chip 1 aufgebracht, dass der Bereich der Fuses/Anti-Fuses 4 ausgespart ist, damit eine Laserbearbeitung derselben möglich ist.
  • Damit die Fuses/Anti-Fuses 5 nach der funktionellen Fertigstellung des Chips 1 nicht ungeschützt an der Oberfläche bleiben, wird auf die Fuses ein Dielektrikum 3.2 aufgebracht, die beispielsweise im Verlauf mit der Prozessierung der Redistribution Layer 2 prozessiert werden kann. Das ist möglich, weil nach dem Schalten der Fuses keine weitere Bearbeitung derselben erforderlich bzw. möglich ist.
  • Durch die Erfindung wird allerdings ein sehr einfach zu realisierender und wirksamer Schutz für die Fuses erreicht.
  • Die Realisierung des Schutzes der Fuses/Anti-Fuses 4 kann durch folgende vereinfacht dargestellte Verfahrensschritte erfolgen:
    • – Aufbringen einer Hard Passivierung auf dem Chip
    • – Aufbringen eines Polyimides (Dielektrikum 3.1),
    • – Strukturierung des Polyimides (Öffnen der M2 Pads und der Fuses/Anti-Fuses)
    • – TV-Ätzung (TV: Terminal Via)
    • – Aufbringen eines Dielektrikums 3.2
    • – Strukturieren des Dielektrikums 3.2 und
    • – Prozessieren der Redistribution Layer (RDL) aus einem üb lichen Schichtaufbau aus Cu/Ni/Au.
  • Als Dielektrikum 3.2 kann ein Metalloxid, ein Siliziumoxid, ein Siliziumnitrid bzw. ein low-K- oder high-K-Dielektrikum bzw. ein anderes nicht leitendes Material verwendet werden, wobei ein einziges Dielektrikum zum Schutz der Fuses/Anti-Fuses 4 grundsätzlich ausreichend ist.
    • 1
    Chip
    2
    Redistribution Layer
    3.1
    Dielektrikum 1
    3.2
    Dielektrikum 2
    4
    Fuse/Anti-Fuse
    5
    Passivierung
    M1
    Metallisierung
    M2
    Metallisierung
    C2
    Durchkontaktierung/Via

Claims (6)

  1. Anordnung zum Schutz von Fuses/Anti-Fuses auf Chips, die zur Aktivierung redundanter Schaltungen oder Chip-Funktionen dienen, wobei auf dem fertig prozessierten Chip eine Passivierungsschicht (Hard Passivation) unter Aussparung von Metallkontakten der M2 Metallisierungsebene und der Fuses angeordnet ist und wobei das Chip mit einer Redistribution Layer versehen ist, die mit der M2 Metallisierungsebene elektrisch kontaktiert ist, dadurch gekennzeichnet, dass auf der Passivierungsschicht (5) ein mindestens den Bereich der Fuses/Anti-Fuses (4) abdeckendes Dielektrikum (3.1, 3.2) angeordnet ist, auf dem die Redistribution Layer (2) aus der Materialkombination Cu/Ni/Au aufgebracht ist.
  2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Dielektrikum (3.1, 3.2) aus einem Metalloxid besteht.
  3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Dielektrikum (3.1, 3.2) aus Siliziumoxid besteht.
  4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Dielektrikum (3.1, 3.2) aus Siliziumnitrid besteht.
  5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Dielektrikum (3.1, 3.2) als low-K- oder high-K-Dielektrikum ausgebildet ist.
  6. Verfahren zum Schutz von Fuses/Anti-Fuses auf Chips nach den Ansprüchen 1 bis 5, gekennzeichnet durch Aufbringen eines Polyimides (Dielektrikum 3.1), Strukturierung des Polyimides, TV-Ätzung, Aufbringen eines Dielektrikums 3.2, Strukturieren des Dielektrikums 3.2 und Prozessieren der Redistribution Layer (2) aus einem üblichen Schichtaufbau aus Cu/Ni/Au.
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