KR100641481B1 - 칩 상의 퓨즈/반퓨즈를 보호하는 구조체 및 그 방법 - Google Patents

칩 상의 퓨즈/반퓨즈를 보호하는 구조체 및 그 방법 Download PDF

Info

Publication number
KR100641481B1
KR100641481B1 KR1020040077689A KR20040077689A KR100641481B1 KR 100641481 B1 KR100641481 B1 KR 100641481B1 KR 1020040077689 A KR1020040077689 A KR 1020040077689A KR 20040077689 A KR20040077689 A KR 20040077689A KR 100641481 B1 KR100641481 B1 KR 100641481B1
Authority
KR
South Korea
Prior art keywords
fuse
fuses
chip
dielectric
passivation
Prior art date
Application number
KR1020040077689A
Other languages
English (en)
Other versions
KR20050033010A (ko
Inventor
브린트진게르악셀
트로바렐리옥타비오
왈리스데이비드
라이베르그볼프강
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20050033010A publication Critical patent/KR20050033010A/ko
Application granted granted Critical
Publication of KR100641481B1 publication Critical patent/KR100641481B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H01L23/5254—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 중복 회로 또는 칩 기능을 활성화시키는 칩 상의 퓨즈/반퓨즈를 보호하되, M2 금속화 레벨 및 퓨즈의 금속 콘택트를 제외하고 완전히 처리된 칩 상에 패시베이션 층(하드 패시베이션)이 배열되고, 칩에는 M2 금속화 레벨에 전기적으로 접촉 연결된 재분배 층이 제공되는 구조체와, 이러한 퓨즈/반퓨즈를 보호하는 프로세스에 관한 것이다. 본 발명의 목적은 집적 회로 상의 퓨즈/반퓨즈를 충분히 보호하는 것이다. 이것은 적어도 퓨즈/반퓨즈(4) 영역을 커버하고 물질 조합(Cu/Ni/Au)을 포함하는 재분배 층(2)이 도포되는 유전체(3.1, 3.2)를 패시베이션 층(5)에 배치함으로써 달성된다.

Description

칩 상의 퓨즈/반퓨즈를 보호하는 구조체 및 그 방법{ARRANGEMENT AND PROCESS FOR PROTECTING FUSES/ANTI-FUSES}
도 1은 재분배 층(2) 및 그 밑에 위치한 유전체(3)를 구비한 칩(1)을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 칩 2 : 재분배 층
3.1 : 유전체 4 : 퓨즈/반퓨즈
5 : 패시베이션
본 발명은 중복 회로 또는 칩 기능을 활성화시키는 칩 상의 퓨즈/반-퓨즈를 보호하되, 패시베이션 층(하드 패시베이션)이 M2 금속화 레벨 및 퓨즈의 금속 접촉부를 제외하고 완전히 도포되고, 이 칩에 M2 금속화 레벨에 전기적으로 접촉 연결되는 재분배 층이 제공되는 구조체, 및 이러한 퓨즈/반퓨즈를 보호하는 프로세스에 관한 것이다.
여러 경우에 있어서, 중복 회로 또는 다수의 기능들 역시 필요에 따라 활성화될 수 있도록 집적 회로에 집적된다. 이러한 유형의 중복 회로는 부정확한 프로세싱의 결과(예를 들어, 결함, 미립자)로서, 특정의 회로 부품이 제기능을 수행할 수 없는 경우 활성화된다. 그러면 다음 중복 회로가 결함있는 회로의 기능을 수행하게 되어 칩은 전체적으로 완전한 기능을 수행한다.
중복 회로 또는 기능을 활성화하기 위해, 집적 회로는 결함있는 영역으로부터 전기적으로 절연되고 대신 중복 회로(대체 회로)에 연결된다. 이것은 전류 경로를 단절시키는 퓨즈와 전류 경로를 연결시키는 반-퓨즈에 의해 달성된다.
단절가능 접속 브리지(퓨즈) 및 접속가능 라인 단속기(interrupter)(반 퓨즈)에 대한 실시예 및 퓨즈 및 반 퓨즈를 생성하고 활성화시키는 프로세스에 대한 실시예는 DE 196 04 776 A1에 개시되어 있다.
이들 퓨즈는 지금까지는 집적 회로의 금속화 레벨 중 하나에 집적되어 왔다. 퓨즈를 끊기 위해, 레이저 빔이 퓨즈 상에 가해지고 그런 다음 짧은 전류 펄스가 퓨즈를 통과하면서 녹인다.
이 칩은 칩의 프로세싱이 완료된 후, 장착되기 전 예를 들어 하우징 내에 장착되기 전에 전기적으로 기능 테스트를 받게 된다. 기능을 수행하지 않는 칩들은 장착되기 전에 위에서 설명한 퓨즈를 사용하여 복구된다.
설명한 이 프로세스는 제조자에 의해 직접 수행될 수 있는 경우 또한 이들 칩들(KGDs: 정상 작동하는 다이)이 기판 상에 장착되고 오버몰딩된 경우, 퓨즈/반퓨즈가 덮이지 않았다는 것은 실제로는 문제가 되지 않는데, 그 이유는 칩이 오버몰딩에 의해 주변 영향으로부터 충분히 보호되기 때문이다.
그러나, 칩이 포장되지 않은 형태로(노출된 칩) 소비자에게 전달되고, 그런 다음 소비자가 직접 그 칩을 장착하는 경우, 예를 들어, 주변환경의 영향으로 인해, 누설 전류, 침식, 부식 등 상당한 신뢰성 문제가 발생한다. 이런 경우엔, 원하지 않는 퓨즈가 끊어지거나, 원하지 않는 반퓨즈가 연결되어 칩을 사용하지 못하게 될 정도까지 칩 장애를 야기할 수 있는 위험이 존재한다.
이들 신뢰성 문제를 피하기 위해, 실리콘 산화물 또는 실리콘 질화물 또는 혼합된 층이 칩(웨이퍼)의 표면에 증착될 수 있으나, 이것은 매우 고가의 비용이 소요되며 복잡할 수 있다.
본 발명은 집적 회로 상의 퓨즈/반퓨즈를 보호하여 종래의 단점을 극복할 수 있는 구조체를 제공하는 것을 목적으로 한다. 또한, 본 발명은 이러한 퓨즈/반퓨즈를 보호하는 프로세스를 제공하는 목적도 갖는다.
도입부에서 설명한 유형의 구조체에서, 본 발명이 기반을 두는 목적은 적어도 퓨즈/반퓨즈의 영역을 커버하고 물질 조합(Cu/Ni/Au)을 포함하는 재분배 층이 인가되는 유전체를 패시베이션 층에 배열함으로써 달성된다.
유전체로서 사용되는 물질은 금속 산화물, 실리콘 산화물, 실리콘 질화물 또 는 낮은 K값 또는 높은 K값의 유전체, 또는 또 다른 비 도전체일 수 있다.
본 발명의 목적은 폴리이미드의 도포, 폴리이미드의 패터닝, TV 에칭, 유전체의 도포, 유전체의 패터닝 및 Cu/Ni/Au의 표준 층 구조를 포함하는 재분배 층의 처리에 의해 특징 지워지는 프로세스에 의해 달성된다.
본 발명은 예시적인 실시예에 기초하여 이하에서 보다 자세히 설명될 것이다. 관련 도면은 재분배 층(2)(재배선) 및 그 밑에 위치한 유전체 층(3)을 구비한 칩(1)(다이)을 개략적으로 도시한다.
도시된 칩(1)에는 보다 낮은 금속화 레벨(M1) 및 그 위에 위치한 금속화 레벨(M2)이 제공되는데, 이 두 개의 금속화 레벨(M1, M2)은 관통-접촉점/비아(C2)를 통해 서로 연결된다.
칩은 일반적으로, 금속화 레벨(M0, M1, M2) 및 DT(깊은 트렌치), GC(게이트 콘택터), 및 CG를 포함한다. 본 명세서에서 도시된 예시적인 실시예에서는, M1, M2 레벨만이 도시되어 있다.
또한, 퓨즈 및/또는 반퓨즈(4)가 금속화 레벨(M1)에 형성된다. 하드 패시베이션으로서 형성될 수 있는 패시베이션(5)은 처음부터 완전히 처리된 칩(1) 상에 위치한다. 그러나, 이 패시베이션(5)과 유전체(3.1)(폴리이미드)가, 퓨즈/반퓨즈(4)의 영역이 클리어된 채로 남겨지도록 하는 방식으로 칩(1)에 도포되어 퓨즈/반퓨즈(4)에 레이저 처리가 가능하다.
칩(1)의 기능 완성 후에 퓨즈/반퓨즈(4)가 표면에서 보호되지 않은 상태로 남겨지는 것을 방지하기 위하여 유전체(3.2)가 퓨즈에 도포될 수 있으며, 이는 예를 들어 재분배 층(2)의 처리의 일부로서 수행될 수 있다. 이것은 퓨즈에 더 이상의 처리가 필요하지 않기 때문에 가능한 것이며, 또는 퓨즈가 스위칭된 후에 가능하다.
여하튼, 본 발명은 퓨즈에 대해 매우 간단하고 효과적인 보호 방안을 제공한다.
퓨즈/반퓨즈(4)에 대한 보호는 이하의 처리 단계에 의해 구현될 수 있다.
- 칩에 하드 패시베이션을 도포하는 단계,
- 폴리이미드(유전체(3.1))를 도포하는 단계,
- 폴리이미드를 패터닝(M2 패드 및 퓨즈/반퓨즈의 개방)하는 단계,
- TV 에칭(TV: terminal via)하는 단계,
- 유전체(3.2)를 도포하는 단계,
- 유전체(3.2)를 패터닝하는 단계,
- Cu/Ni/Au의 표준 층 구조를 포함하는 재분배 층(RDL)을 처리하는 단계.
사용되는 유전체(3.2)는 금속 산화물, 실리콘 산화물, 실리콘 질화물 또는 낮은 K 값 또는 높은 K 값의 유전체 또는 또 다른 비도전성 물질일 수 있고, 원리적으로 퓨즈/반퓨즈(4)를 보호하는데는 단일 유전체로 충분하다.
본 발명은 집적 회로 상의 퓨즈/반퓨즈를 보호하여 종래의 단점을 극복할 수 있는 구조체를 제공할 수 있다.

Claims (6)

  1. 중복 회로 또는 칩 기능을 활성화시키는 칩 상의 퓨즈/반퓨즈를 보호하는 구조체―M2 금속화 레벨 및 퓨즈의 금속 콘택트를 제외하고 완전히 처리된 상기 칩 상에 패시베이션 층(하드 패시베이션)이 배열되고, 상기 칩에는 상기 M2 금속화 레벨에 전기적으로 접촉 연결된 재분배 층이 제공됨―에 있어서,
    금속 산화물, 실리콘 산화물, 실리콘 질화물 또는 낮은 K값 혹은 높은 K값의 유전체로 구성되는 적어도 퓨즈/반퓨즈(4) 영역을 커버하고 물질 조합(Cu/Ni/Au)이 도포되는 유전체(3.1, 3.2)가, 상기 퓨즈/반퓨즈(4) 영역이 클리어된 채로 남겨지도록, 하드 패시베이션인 상기 패시베이션 층(5) 상에 배치되는 구조체.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항의 칩 상의 퓨즈/반퓨즈를 보호하는 방법에 있어서,
    폴리이미드(유전체(3.1))를 도포하는 단계와, 상기 폴리이미드를 패터닝하는 단계와, TV 에칭하는 단계와, 유전체(3.2)를 도포하는 단계와, 상기 유전체(3.2)를 패터닝하는 단계와, Cu/Ni/Au의 표준 층 구조를 포함하는 재분배 층(2)을 처리하는 단계를 포함하는 것을 특징으로 하는 칩 상의 퓨즈/반퓨즈를 보호하는 방법.
KR1020040077689A 2003-10-02 2004-09-30 칩 상의 퓨즈/반퓨즈를 보호하는 구조체 및 그 방법 KR100641481B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10346460A DE10346460A1 (de) 2003-10-02 2003-10-02 Anordnung und Verfahren zum Schutz von Fuses/Anti-Fuses
DE10346460.3 2003-10-02

Publications (2)

Publication Number Publication Date
KR20050033010A KR20050033010A (ko) 2005-04-08
KR100641481B1 true KR100641481B1 (ko) 2006-11-01

Family

ID=34441833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040077689A KR100641481B1 (ko) 2003-10-02 2004-09-30 칩 상의 퓨즈/반퓨즈를 보호하는 구조체 및 그 방법

Country Status (3)

Country Link
US (1) US7235859B2 (ko)
KR (1) KR100641481B1 (ko)
DE (1) DE10346460A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732898B2 (en) * 2007-02-02 2010-06-08 Infineon Technologies Ag Electrical fuse and associated methods
US7927919B1 (en) * 2009-12-03 2011-04-19 Powertech Technology Inc. Semiconductor packaging method to save interposer
WO2017099736A1 (en) * 2015-12-09 2017-06-15 Intel Corporation Dielectric buffer layer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028983A (en) * 1988-10-28 1991-07-02 International Business Machines Corporation Multilevel integrated circuit packaging structures
EP0564138A1 (en) * 1992-03-31 1993-10-06 STMicroelectronics, Inc. Field programmable device
TW278229B (en) 1994-12-29 1996-06-11 Siemens Ag Fuse structure for an integrated circuit device and method for manufacturing a fuse structure
DE19604776A1 (de) * 1996-02-09 1997-08-14 Siemens Ag Auftrennbare Verbindungsbrücke (Fuse) und verbindbare Leitungsunterbrechung (Anti-Fuse), sowie Verfahren zur Herstellung und Aktivierung einer Fuse und einer Anti-Fuse
KR100190100B1 (ko) 1996-10-16 1999-06-01 윤종용 반도체 장치
DE19800566A1 (de) * 1998-01-09 1999-07-15 Siemens Ag Verfahren zum Herstellen eines Halbleiterbauelementes und ein derart hergestelltes Halbleiterbauelement
US6093933A (en) * 1998-03-16 2000-07-25 Micron Technology, Inc. Method and apparatus for fabricating electronic device
US6677226B1 (en) * 1998-05-11 2004-01-13 Motorola, Inc. Method for forming an integrated circuit having a bonding pad and a fuse
DE10123686C1 (de) * 2001-05-15 2003-03-20 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips und dadurch hergestelltes elektronische Bauelement
KR100429881B1 (ko) * 2001-11-02 2004-05-03 삼성전자주식회사 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법

Also Published As

Publication number Publication date
US7235859B2 (en) 2007-06-26
US20050258506A1 (en) 2005-11-24
DE10346460A1 (de) 2005-05-19
KR20050033010A (ko) 2005-04-08

Similar Documents

Publication Publication Date Title
US7981732B2 (en) Programming of laser fuse
US5369299A (en) Tamper resistant integrated circuit structure
US8115274B2 (en) Fuse structure and method for manufacturing same
US8228158B2 (en) Semiconductor device
KR20100054108A (ko) 집적 회로 장치의 퓨즈 구조
KR100405027B1 (ko) 집적회로장치의퓨즈구조물및그의제조방법
US6348742B1 (en) Sacrificial bond pads for laser configured integrated circuits
US8487453B2 (en) Integrated circuit with pads connected by an under-bump metallization and method for production thereof
JP4547247B2 (ja) 半導体装置
KR100641481B1 (ko) 칩 상의 퓨즈/반퓨즈를 보호하는 구조체 및 그 방법
KR100384964B1 (ko) 집적 회로 레이저 수리 공정
US7608910B2 (en) Semiconductor ESD device and methods of protecting a semiconductor device
US6133625A (en) Semiconductor device and method for manufacturing the same
KR100754895B1 (ko) 반도체 장치 및 그 형성 방법
JP2009124137A (ja) 集積回路装置を形成するための製造方法および対応する集積回路装置
KR20090120103A (ko) 정전기 방전 보호 장치를 갖는 전자 장치 및 그 제조방법들
US6201679B1 (en) Integrated electrical overload protection device and method of formation
US20060273424A1 (en) Semiconductor device
CN107123635B (zh) 半导体装置及熔丝的切断方法
US20050263894A1 (en) Semiconductor chip with metallization levels, and a method for fomation of interconnect structrures
WO2001050528A1 (en) A backend process for fuse link opening
JP2576335B2 (ja) 半導体ヒューズ素子
US20060226508A1 (en) Semiconductor device having patterns for protecting fuses and method of fabricating the semiconductor device
KR20000043832A (ko) 반도체 메모리의 퓨즈 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121012

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141017

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151119

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee