JP2576335B2 - 半導体ヒューズ素子 - Google Patents
半導体ヒューズ素子Info
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- JP2576335B2 JP2576335B2 JP4075911A JP7591192A JP2576335B2 JP 2576335 B2 JP2576335 B2 JP 2576335B2 JP 4075911 A JP4075911 A JP 4075911A JP 7591192 A JP7591192 A JP 7591192A JP 2576335 B2 JP2576335 B2 JP 2576335B2
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- JP
- Japan
- Prior art keywords
- fuse
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- slit
- fusing
- fusing portion
- Prior art date
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- Expired - Lifetime
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体デバイス
の製造工程終了後のトリミング回路に関し、特に半導体
集積回路のトリミング回路に対する半導体ヒュ−ズ素子
に関する。
の製造工程終了後のトリミング回路に関し、特に半導体
集積回路のトリミング回路に対する半導体ヒュ−ズ素子
に関する。
【０００２】
【従来の技術】半導体集積回路内で用いられるヒュ−ズ
素子は、ヒュ−ズ素子の両端に一定値以上の電圧を印加
し、または電流を流すことによってヒュ−ズを溶断し、
回路の特性や構成を変えるために使用される。一般に半
導体ヒュ−ズ素子は、電流が局所的に集中する溶断部と
電流が比較的集中しない非溶断部とから構成され、その
配線手段内の溶断部に局所的に電流を集中させ、熱的に
切断することによってヒュ−ズを切る。ヒュ−ズが溶断
されると配線手段は常に非導通状態となる。半導体ヒュ
−ズ素子の用途としては、記憶素子として使用するある
いは回路の特性や構成を変更する等の用途がある。前者
の例ではメモリ・セルの一部にヒュ−ズを挿入し、電気
的にヒュ−ズを溶断することによって記録を行うヒュ−
ズ溶断型のプログラマブル・ロム（ＰＲＯＭ）がある。
また、特定用途向け集積回路（ＡＳＩＣ）の一種である
ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖ
ｉｃｅ）のプログラム部分にヒュ−ズを使用し、ヒュ−
ズを溶断することによってプログラミングし、論理回路
を構成することが可能である。
素子は、ヒュ−ズ素子の両端に一定値以上の電圧を印加
し、または電流を流すことによってヒュ−ズを溶断し、
回路の特性や構成を変えるために使用される。一般に半
導体ヒュ−ズ素子は、電流が局所的に集中する溶断部と
電流が比較的集中しない非溶断部とから構成され、その
配線手段内の溶断部に局所的に電流を集中させ、熱的に
切断することによってヒュ−ズを切る。ヒュ−ズが溶断
されると配線手段は常に非導通状態となる。半導体ヒュ
−ズ素子の用途としては、記憶素子として使用するある
いは回路の特性や構成を変更する等の用途がある。前者
の例ではメモリ・セルの一部にヒュ−ズを挿入し、電気
的にヒュ−ズを溶断することによって記録を行うヒュ−
ズ溶断型のプログラマブル・ロム（ＰＲＯＭ）がある。
また、特定用途向け集積回路（ＡＳＩＣ）の一種である
ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖ
ｉｃｅ）のプログラム部分にヒュ−ズを使用し、ヒュ−
ズを溶断することによってプログラミングし、論理回路
を構成することが可能である。
【０００３】半導体デバイスは通常、ＰＳＧ（Ｐｈｏｓ
ｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の保護層で
覆われており、水分や不純物の侵入等の化学的汚染から
保護される。溶断部上部に保護層が被覆された状態でヒ
ュ−ズを溶断すると、溶断部上部の保護層は破壊されク
ラッキングを生じる。溶断部上部に生じたクラッキング
が他の領域のデバイス上部まで伝播すると、そのクラッ
キングから水分や不純物の侵入等によりデバイスの特性
に影響を及ぼすおそれがある。また、そのデバイスに対
する保護層としての役割が低下する。そこで従来では一
般に、ヒュ−ズ素子の溶断部上部の保護層を除去し、開
孔とすることによりクラッキングの発生を防止する。こ
れによりヒュ−ズを溶断した場合の保護層が受けるクラ
ッキング等のダメ−ジを除去し、他のデバイスへの影響
を防止する。
ｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の保護層で
覆われており、水分や不純物の侵入等の化学的汚染から
保護される。溶断部上部に保護層が被覆された状態でヒ
ュ−ズを溶断すると、溶断部上部の保護層は破壊されク
ラッキングを生じる。溶断部上部に生じたクラッキング
が他の領域のデバイス上部まで伝播すると、そのクラッ
キングから水分や不純物の侵入等によりデバイスの特性
に影響を及ぼすおそれがある。また、そのデバイスに対
する保護層としての役割が低下する。そこで従来では一
般に、ヒュ−ズ素子の溶断部上部の保護層を除去し、開
孔とすることによりクラッキングの発生を防止する。こ
れによりヒュ−ズを溶断した場合の保護層が受けるクラ
ッキング等のダメ−ジを除去し、他のデバイスへの影響
を防止する。
【０００４】
【発明が解決しようとする課題】しかし、ヒュ−ズを溶
断しない場合は、溶断部は保護層で被覆されていないの
で、その部分を通して水分や有害な不純物が侵入しやす
くなる。その結果不純物等によりデバイスが汚染され、
デバイスの信頼性は低くなるという問題がある。従って
本発明は、ヒュ−ズの溶断の如何にかかわらず高い信頼
性を有する改良された半導体ヒュ−ズ素子を提供するこ
とを目的とする。
断しない場合は、溶断部は保護層で被覆されていないの
で、その部分を通して水分や有害な不純物が侵入しやす
くなる。その結果不純物等によりデバイスが汚染され、
デバイスの信頼性は低くなるという問題がある。従って
本発明は、ヒュ−ズの溶断の如何にかかわらず高い信頼
性を有する改良された半導体ヒュ−ズ素子を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、フィ−ルド酸
化層を有する半導体基板と、非溶断部と、前記非溶断部
に挟まれ前記非溶断部より幅が狭く、予め定める電流値
以上の電流を流すことにより熱的に切断される溶断部と
から成り前記フィ−ルド酸化層上に配置される配線手段
と、少なくとも前記溶断部上を被覆する溶断部保護層
と、前記溶断部保護層の周囲に設けられた保護層のない
スリットを介して少なくとも前記非溶断部上を被覆する
非溶断部保護層とから構成される。
化層を有する半導体基板と、非溶断部と、前記非溶断部
に挟まれ前記非溶断部より幅が狭く、予め定める電流値
以上の電流を流すことにより熱的に切断される溶断部と
から成り前記フィ−ルド酸化層上に配置される配線手段
と、少なくとも前記溶断部上を被覆する溶断部保護層
と、前記溶断部保護層の周囲に設けられた保護層のない
スリットを介して少なくとも前記非溶断部上を被覆する
非溶断部保護層とから構成される。
【０００６】
【作用】本発明によるヒュ−ズ素子は、素子間を分離す
るフィ−ルド酸化層を有する半導体基板を含む。そのフ
ィ−ルド酸化層上には、電流が比較的集中する溶断部と
電流が比較的集中しない非溶断部とから成る配線手段が
設けられている。ヒュ−ズを切る際は、その溶断部に局
所的に電流を集中させ熱的に切断する。配線手段の大部
分は保護層で被覆され、化学的汚染から保護される。そ
の保護層において、溶断部と溶断部に隣接する非溶断部
とを含む領域を被覆する部分は、非溶断部の一部分を露
出させるスリットで囲まれている。露出する非溶断部の
面積は溶断部の面積に比べて大きいので、耐湿性に対す
る信頼性は配線手段の末端に接続されるパッドと同程度
のものが得られる。従ってヒュ−ズを切らない場合でも
高い信頼性を得ることができる。さらに、ヒュ−ズを切
る場合に破壊される保護層の領域は、スリットで囲まれ
る領域内の保護層である。このスリットの深さ，幅また
は長さは、半導体チップのサイズおよびチップ内の他の
デバイスとの相対的な位置関係によって設計される。
るフィ−ルド酸化層を有する半導体基板を含む。そのフ
ィ−ルド酸化層上には、電流が比較的集中する溶断部と
電流が比較的集中しない非溶断部とから成る配線手段が
設けられている。ヒュ−ズを切る際は、その溶断部に局
所的に電流を集中させ熱的に切断する。配線手段の大部
分は保護層で被覆され、化学的汚染から保護される。そ
の保護層において、溶断部と溶断部に隣接する非溶断部
とを含む領域を被覆する部分は、非溶断部の一部分を露
出させるスリットで囲まれている。露出する非溶断部の
面積は溶断部の面積に比べて大きいので、耐湿性に対す
る信頼性は配線手段の末端に接続されるパッドと同程度
のものが得られる。従ってヒュ−ズを切らない場合でも
高い信頼性を得ることができる。さらに、ヒュ−ズを切
る場合に破壊される保護層の領域は、スリットで囲まれ
る領域内の保護層である。このスリットの深さ，幅また
は長さは、半導体チップのサイズおよびチップ内の他の
デバイスとの相対的な位置関係によって設計される。
【０００７】
【実施例】図１は本発明の実施例である半導体ヒュ−ズ
素子１０の平面図である。金属層１２は半導体基板上の
フィ−ルド酸化層上に位置し、金属層１２の両端はパッ
ド１４と結合し、そのパッド１４を通じて他の領域のデ
バイスまたは外部と結合することが可能である。フィ−
ルド酸化層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉ）のような当該技術分野で周知の技術
によって形成することが可能である。金属層１２は例え
ばアルミニウム，ポリシリコンから構成され、電流が比
較的集中する溶断部１６と電流が比較的集中しない非溶
断部１８とから成る。金属層１２は、電子ビ−ム蒸着や
マグネトロン・スパッタ等によってフィ−ルド酸化層上
に形成される。その後プラズマＣＶＤ等によって、金属
層１２をＰＳＧ等から構成される保護層２２，２４で被
覆する。その後溶断部１６の周囲上であって非溶断部１
８の一部分を露出させるスリット２０を設ける。このス
リット２０は、保護層上にレジストを塗布し、マスクに
よってスリット部のレジストを除去し、プラズマ・エッ
チング等によって保護層をエッチングすることにより形
成される。しかし本発明によるスリットは様々な技術に
よって形成することが可能であり、特定のプロセス技術
には依存しない。このスリットの深さ，幅または長さ
は、半導体チップのサイズおよびチップ内の他のデバイ
スとの相対的な位置関係に依存する。また、スリット２
０は図１においては四角形であるが他の形でもよい。し
かしその場合はスリットを形成するための工程が複雑化
するであろう。保護層は、このスリット２０によって囲
まれる保護層領域２２と、それ以外の保護層領域２４と
に分けられる。
素子１０の平面図である。金属層１２は半導体基板上の
フィ−ルド酸化層上に位置し、金属層１２の両端はパッ
ド１４と結合し、そのパッド１４を通じて他の領域のデ
バイスまたは外部と結合することが可能である。フィ−
ルド酸化層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉ）のような当該技術分野で周知の技術
によって形成することが可能である。金属層１２は例え
ばアルミニウム，ポリシリコンから構成され、電流が比
較的集中する溶断部１６と電流が比較的集中しない非溶
断部１８とから成る。金属層１２は、電子ビ−ム蒸着や
マグネトロン・スパッタ等によってフィ−ルド酸化層上
に形成される。その後プラズマＣＶＤ等によって、金属
層１２をＰＳＧ等から構成される保護層２２，２４で被
覆する。その後溶断部１６の周囲上であって非溶断部１
８の一部分を露出させるスリット２０を設ける。このス
リット２０は、保護層上にレジストを塗布し、マスクに
よってスリット部のレジストを除去し、プラズマ・エッ
チング等によって保護層をエッチングすることにより形
成される。しかし本発明によるスリットは様々な技術に
よって形成することが可能であり、特定のプロセス技術
には依存しない。このスリットの深さ，幅または長さ
は、半導体チップのサイズおよびチップ内の他のデバイ
スとの相対的な位置関係に依存する。また、スリット２
０は図１においては四角形であるが他の形でもよい。し
かしその場合はスリットを形成するための工程が複雑化
するであろう。保護層は、このスリット２０によって囲
まれる保護層領域２２と、それ以外の保護層領域２４と
に分けられる。
【０００８】図２は本発明の実施例である半導体ヒュ−
ズ素子１０のＩＩ−ＩＩ 断面図である。図１および図
２において、同じ参照番号は同じ部分であることを示
す。半導体基板３２上には素子間を分離するフィ−ルド
酸化層３０が形成され、フィ−ルド酸化層３０上には金
属層１２が形成される。ヒュ−ズを切断する場合は、パ
ッド１４，１４間に所定の電圧を印加し、配線手段内の
溶断部に局所的に電流を集中させ、熱的に切断すること
によってヒュ−ズを切る。その結果、配線手段は常に非
導通状態となる。
ズ素子１０のＩＩ−ＩＩ 断面図である。図１および図
２において、同じ参照番号は同じ部分であることを示
す。半導体基板３２上には素子間を分離するフィ−ルド
酸化層３０が形成され、フィ−ルド酸化層３０上には金
属層１２が形成される。ヒュ−ズを切断する場合は、パ
ッド１４，１４間に所定の電圧を印加し、配線手段内の
溶断部に局所的に電流を集中させ、熱的に切断すること
によってヒュ−ズを切る。その結果、配線手段は常に非
導通状態となる。
【０００９】スリット２０によって露出する非溶断部１
８の部分は、溶断部１６に比べて面積が大きい。従っ
て、スリット２０からの水分や有害なイオンの侵入によ
る化学的汚染の影響は、従来の溶断部１６上を保護層の
開孔とするときよりも少ない。すなわちヒュ−ズを切ら
ない場合のデバイスに対する信頼性は、保護層が被覆さ
れていないパッドと同程度のものが得られる。一方ヒュ
−ズを切ると、溶断部１６付近の領域にある保護層は破
壊されるが、その破壊される保護層領域はスリット２０
で囲まれる保護層領域２２のみである。保護層領域２２
以外の保護層領域２４は、ヒュ−ズを切る際に破壊され
ない。なぜなら領域２２と２４とは、スリット２０によ
って隔てられており、ヒュ−ズを切る際のダメ−ジは、
領域２２内にとどまり、領域２４へは到達しないからで
ある。
８の部分は、溶断部１６に比べて面積が大きい。従っ
て、スリット２０からの水分や有害なイオンの侵入によ
る化学的汚染の影響は、従来の溶断部１６上を保護層の
開孔とするときよりも少ない。すなわちヒュ−ズを切ら
ない場合のデバイスに対する信頼性は、保護層が被覆さ
れていないパッドと同程度のものが得られる。一方ヒュ
−ズを切ると、溶断部１６付近の領域にある保護層は破
壊されるが、その破壊される保護層領域はスリット２０
で囲まれる保護層領域２２のみである。保護層領域２２
以外の保護層領域２４は、ヒュ−ズを切る際に破壊され
ない。なぜなら領域２２と２４とは、スリット２０によ
って隔てられており、ヒュ−ズを切る際のダメ−ジは、
領域２２内にとどまり、領域２４へは到達しないからで
ある。
【００１０】なお、上記の説明においてスリットは金属
層の非溶断部１８の一部分を露出させると記述したが、
必ずしも露出させる必要はない。なぜならヒュ−ズを切
る際の溶断部１６の破壊によって、保護層２２内に生ず
る衝撃力あるいは応力の伝播をスリット２０が、くい止
めることができればよいからである。すなわちスリット
下部にいくらかの保護層が残留していたとしても、この
スリットが存在することによって、溶断する際に生ずる
応力の伝播を弱め、クラッキングが保護層領域２４へ及
ぶのを阻止できればよいからである。
層の非溶断部１８の一部分を露出させると記述したが、
必ずしも露出させる必要はない。なぜならヒュ−ズを切
る際の溶断部１６の破壊によって、保護層２２内に生ず
る衝撃力あるいは応力の伝播をスリット２０が、くい止
めることができればよいからである。すなわちスリット
下部にいくらかの保護層が残留していたとしても、この
スリットが存在することによって、溶断する際に生ずる
応力の伝播を弱め、クラッキングが保護層領域２４へ及
ぶのを阻止できればよいからである。
【００１１】
【発明の効果】以上説明したように本発明によれば、ヒ
ュ−ズの溶断の如何にかかわらず高い信頼性を有する改
良された半導体ヒュ−ズ素子を提供することができる。
また本発明によるスリットを形成する方法にあっては、
特定のプロセス過程に依存しないことも明らかである。
ュ−ズの溶断の如何にかかわらず高い信頼性を有する改
良された半導体ヒュ−ズ素子を提供することができる。
また本発明によるスリットを形成する方法にあっては、
特定のプロセス過程に依存しないことも明らかである。
【図１】本発明の実施例である半導体ヒュ−ズ素子の平
面図である。
面図である。
【図２】本発明の実施例である半導体ヒュ−ズ素子の断
面図である。
面図である。
１０ 半導体ヒュ−ズ素子 １２ 金属配線層 １４ パッド １６ 溶断部 １８ 非溶断部 ２０ スリット ２２，２４ 保護層
Claims (1)
- 【請求項１】 フィ−ルド酸化層を有する半導体基板
と、 非溶断部と、前記非溶断部に挟まれ前記非溶断部より幅
が狭く、予め定める電流値以上の電流を流すことにより
熱的に切断される溶断部とから成り前記フィ−ルド酸化
層上に配置される配線手段と、 少なくとも前記溶断部上を被覆する溶断部保護層と、 前記溶断部保護層の周囲に設けられた保護層のないスリ
ットを介して少なくとも前記非溶断部上を被覆する非溶
断部保護層と、 から構成されることを特徴とする半導体ヒュ−ズ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075911A JP2576335B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体ヒューズ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075911A JP2576335B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体ヒューズ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243387A JPH05243387A (ja) | 1993-09-21 |
| JP2576335B2 true JP2576335B2 (ja) | 1997-01-29 |
Family
ID=13589994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075911A Expired - Lifetime JP2576335B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体ヒューズ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576335B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3099802B2 (ja) | 1998-04-09 | 2000-10-16 | 日本電気株式会社 | 半導体記憶装置 |
| JP5853720B2 (ja) * | 2012-01-20 | 2016-02-09 | 株式会社ソシオネクスト | 電気ヒューズ |
| US10229878B2 (en) | 2014-08-08 | 2019-03-12 | Renesas Electronics Corporation | Semiconductor device |
-
1992
- 1992-02-28 JP JP4075911A patent/JP2576335B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243387A (ja) | 1993-09-21 |
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