JP3454306B2 - ヒューズ構造部 - Google Patents

ヒューズ構造部

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    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路の製作に
関し、より詳細には、ヒューズ・バンクを形成すヒュー
ズをレーザ・ビームを使用して溶断する場合に、ヒュー
ズ密度(すなわち、単位面積あたりのヒューズの数)を
増加すると同時に、ヒューズを損傷から保護するための
方法に関する。
【0002】
【従来の技術】半導体集積回路(IC)およびその製造
技法は当技術分野では周知のものである。典型的な集積
回路では、シリコン基板上に多数の半導体デバイスが製
作される。所望の機能性を達成するため、選択されたデ
バイス同士を結合するために、通常、複数の導体を使用
する。集積回路によっては、導電リンクまたはワイヤの
一部をヒューズに結合することができ、製作した後で、
そのヒューズはレーザを使用して選択的にプログラミン
グ(すなわち、溶断)することができる。一例として、
ダイナミック・ランダム・アクセス・メモリ(DRA
M)では、トランジスタのゲート・スタックの一部を不
注意な蓄積電荷による破壊から保護するために製造中に
ヒューズを使用する場合がある。ICの製作が実質的に
完了すると、ヒューズを溶断または切断して、保護電流
経路がまったく存在しなかったかのごとくDRAM回路
が機能できるようにすることができる。より一般的に
は、DRAM回路内の冗長アレイ・エレメントのイネー
ブル・ビットおよびアドレス・ビットをセットするため
に、または、チップ内またはチップ外に存在する冗長交
換エレメントで欠陥エレメントを適切に交換することに
よってDRAM内で見つかった欠陥を修理するために、
ヒューズを使用することができる。
【0003】説明を容易にするため、図1は、メイン・
メモリ・アレイ102を含む典型的なダイナミック・ラ
ンダム・アクセス・メモリ(DRAM)集積回路を示し
ている。メイン・メモリ・アレイ102内の欠陥のある
メイン・メモリ・アレイ・エレメントの交換を可能にす
るため、冗長交換アレイ104は図示の通り設けられて
いる。ヒューズ・アレイ106内の複数のヒューズはヒ
ューズ・ラッチ・アレイ108およびヒューズ・デコー
ダ回路110を介して冗長アレイ104に結合されてい
る。欠陥のあるメイン・メモリ・アレイ・エレメントを
交換するためには、デコーダ回路110が指示するよう
にそれぞれの値を2進の1または0にセットすることに
より、ヒューズ・アレイ106内の個々のヒューズを溶
断または切断することができる。この操作中、ヒューズ
・アレイ106内のヒューズの値は、通常、電源をオン
にしたときにヒューズ・ラッチ・アレイ108内にロー
ドされる。これらの値は、その後、実行時中にヒューズ
・デコーダ回路110によってデコードされ、それによ
り、冗長アレイ104の一部である特定の冗長エレメン
トと選択された欠陥のあるメモリ・アレイ・エレメント
との交換を容易にする。冗長アレイ・エレメントで、故
障したメイン・メモリ・アレイ・エレメントを交換する
ための技法は、当技術分野では周知のものであり、簡潔
にするためここでは詳細に説明しない。
【0004】前述のように、ヒューズ・アレイ106内
のヒューズ・リンクはレーザ・ビームによって選択的に
溶断またはプログラミングすることができる。溶断する
と、そのヒューズは高導電状態から高抵抗(すなわち、
非導電)状態に変化する。というのは、プログラミング
したヒューズは、電流がそれを流れるのを阻止し、電流
がたどる経路への開回路を表すからである。
【0005】図2を参照すると、202、204、20
6、208などの複数のヒューズ・リンクを有するヒュ
ーズ・バンク200(図1ではヒューズ・アレイ106
として表されている)が示され、そのヒューズ・リンク
はそれぞれの始めの未溶断状態、すなわち、導電状態と
して示されている。
【0006】図3では、レーザ・ビームを使用してヒュ
ーズ・リンク204を切断または溶断しており、それに
より、電流がそこを流れるのを阻止している。所与のレ
ーザ波長およびスポット・サイズに対して、ヒューズ同
士が非常に近接してまとめて配置されている場合、ヒュ
ーズを削除することにより、隣接ヒューズ・リンクを不
注意で溶断または切断し、そのICを欠陥品にするか、
または、ヒューズ溶断プロセス中に隣接ヒューズに対す
る損傷を引き起こす可能性が存在する。これは、レーザ
・スポット・サイズなどの多くの要因から、溶断したヒ
ューズの周りの損傷ゾーンが、通常、ヒューズそのもの
より大きくなり、それにより、ヒューズから外側に延び
るヒューズ上のパッシベーション層を損傷するからであ
る。レーザ・ビームによって引き起こされる損傷の重大
度を決めるものには、たとえば、ビームによって運ばれ
るエネルギーの量、その波長、ビームの径など、多くの
要因が関与する。
【0007】図4には、ヒューズ302、304、30
6からなる典型的なヒューズ・バンク300が示されて
いる。追加の構造部、たとえば、308および310
は、ヒューズ・バンク内のヒューズ間に配置されてい
る。バリア材、通常はタングステンまたはモリブデンか
ら形成されるこれらの構造部は、ヒューズ304がレー
ザ・ビーム(図示せず)によって溶断されたときにクラ
ック止めとして機能する。さらに、ヒューズ304から
広がり、クラック止め308および310で止まるクラ
ック320が示されている。
【0008】同じ構造部の他の図(図5)では、基板3
50上に構築された上記の構造部の平面図が示されてい
る。クラック止めは、半導体チップの製作プロセスで使
用する複数の配線層と一致する複数の層330〜340
でできている。この場合もクラック320は、好ましく
は耐火金属部分でできたクラック止めによって阻止され
ている。
【0009】ヒューズ・エレメントを保護して、ヒュー
ズが溶断して開になったときに他のヒューズが影響を受
けないようにするために、ヒューズを保護するための複
数の他の方法が提案されてきた。それぞれ1994年3
月31日および1995年5月30日にGilmour他に対
して発行された米国特許第5420455号および第5
523253号に記載された一例では、ヒューズの融点
より高い融点を有する金属の付着物がヒューズ間に散在
している。このような金属としてはタングステンおよび
モリブデンを含む。このようなバリアは、クラックに対
する抵抗力があり、いかなるクラックもすぐ近隣にある
他の隣接ヒューズに広がるのを防止するように設計され
ている。バリア材のボディは、ヒューズ・リンクを含む
層の上部表面からおよそ半分程度下、ヒューズ・リンク
の厚さの中心点までに延びるように設けられている。
【0010】
【発明が解決しようとする課題】Gilmour他が記述した
構造部には重大な欠点がある。この構造部は特別な金属
を必要とし、その金属は製造プロセスの点からしばしば
望ましくないものである。または集積チップを形成する
回路の集積性に悪影響を及ぼしうる望ましくない特性の
問題が生ずる可能性もある。あるいは、この2つの問題
が同時に起こることもある。もう1つの欠点は、所与の
耐火金属の存在によって必要とされるプロセス変更の要
件が追加され、製品のコストを増加し、それを不経済な
ものにする傾向があるという点にある。さらに他の欠点
は、バリア金属部分の存在によってもたらされる導電経
路の存在にあり、所与の状況では、ICチップを形成す
る回路の電気特性を変更する可能性がある。最後に、Gi
lmour他が記述したようにヒューズ・リンク間に金属ク
ラック止めを導入することは狭いピッチではうまく機能
しないだろう。というのは、クラック止めそのものがレ
ーザによって削摩され、その隣にあるヒューズまたは回
路エレメントに対する損傷を引き起こすからである。
【0011】したがって、本発明の一目的は、改良され
たヒューズ構造部およびレーザ・ヒューズ・リンクを有
する集積回路を製作するための方法を提供することにあ
る。
【0012】本発明の他の目的は、改良されたヒューズ
構造部およびそのための方法を提供することにあり、そ
れにより、隣接ヒューズ間の距離(ピッチ)を低減する
ことにより、より多くのヒューズを所与のスペース内に
有利に設けることができる。
【0013】さらに他の目的は、プログラミング中のヒ
ューズ・リンクのすぐ近くにある隣接ヒューズ・リンク
または回路エレメントに、レーザ・ビームの固有エネル
ギーまたはヒューズ溶断によって引き起こされる損傷が
達するか、または、それに影響を及ぼすことを防止する
ことにある。
【0014】さらに他の目的は、構造部内のヒューズ・
リンクの少なくとも一部がレーザ・ビームによってプロ
グラミングされたときに複数の配線層の上に広がるヒュ
ーズ・リンクを保護することにある。
【0015】
【課題を解決するための手段】本発明の一態様では、互
いに近接して形成されたヒューズを取り囲むエリアに与
えられる損傷は、クラック阻止構造部として機能するヒ
ューズ間のボイドの形で材料の不連続部を形成すること
によって制限される。このような「クラック止め」は、
溶断したヒューズの周りの損傷範囲を含むような様々な
構成で使用することができる。
【0016】本発明の他の態様では、材料の欠如を特徴
とし、ヒューズ間かつヒューズに平行に配置された追加
の構造部を含むように集積回路が設計されている。この
レーザ・ヒューズ・リンクは、集積回路の製作中にレー
ザ・ビームによってセットされるように構成されてい
る。
【0017】本発明のさらに他の態様では、このような
クラック止めは、ヒューズ・リンク上で溶断されるヒュ
ーズの領域に近接して取り囲むように形成されている。
【0018】本発明の他の態様では、絶縁された半導体
基板と、複数の平行で同一平面のヒューズ・リンクから
なり、絶縁された半導体基板に形成されたヒューズ・バ
ンクと、各対のヒューズ・リンク間に散在し、同一平面
のヒューズ・リンクによって画定される平面を越えて延
びるボイドとを含む、ヒューズ構造部が提供される。
【0019】本発明の他の態様では、複数の同一平面の
ヒューズ・リンクからなり、半導体基板に形成されたヒ
ューズ・バンクであって、ヒューズ・リンクの幅を越え
て延びる同一平面エリアが各ヒューズ・リンクに設けら
れているヒューズ・バンクと、半導体基板に形成され各
対のヒューズ・リンク間に散在し、同一平面エリアを取
り囲むボイドとを含む、半導体基板に形成されたヒュー
ズ構造部が提供される。
【0020】本発明の他の態様では、スタックされ絶縁
された配線層のうちの第1の層に形成され、少なくとも
2列の同一平面ヒューズ・リンクを含むヒューズ・バン
クと、スタックされ絶縁された配線層のうちの第2の層
に形成され、ヒューズ・リンクの列がつづく方向に延び
る導電バスと、ヒューズ・リンクの2つの列の間に配置
され、導電バスに沿った方向に延びる導電材料部分とを
含む、複数のスタックされ絶縁された配線層を有する半
導体基板に形成されたヒューズ構造部が提供される。
【0021】本発明の他の態様では、スタックされ絶縁
された配線層のうちの第1の層に対して少なくとも2列
の同一平面ヒューズ・リンクを含むヒューズ・バンクを
設けるステップと、スタックされ絶縁された配線層のう
ちの第2の層に対してヒューズ・リンクの列がつづく方
向に延びる導電バスを設けるステップと、ヒューズ・リ
ンクの2つの列の間に配置され、バスに沿った方向に延
びる導電材料部分を形成するステップと、を含む、複数
のスタックされ絶縁された配線層を有する半導体基板に
ヒューズ構造部を形成するための方法が提供される。
【0022】本発明の上記その他の態様、特徴、および
利点は、添付図面に関連して解釈した場合に以下に示す
好ましい実施の形態の詳細な説明で明らかになるだろ
う。
【0023】
【発明の実施の形態】図6および図7に示す本発明の第
1の実施の形態では、クラック止めは、ヒューズ・リン
クがレーザによって溶断される領域(黒いスポット、た
とえば、ポイント420で示す)のすぐ近くに設けられ
ている。
【0024】複数のヒューズ402、404、406は
ヒューズ・バンク400を形成する。たとえば、ヒュー
ズ402の周囲には、ポイント420、すなわち、溶断
処理中にレーザがヒューズに命中する目標スポット近傍
を中心として形成された2つのクラック止め410およ
び412が示されている。さらに、ヒューズ・リンクの
列がのびる方向に沿って互い違いに配列されたスポット
が示されており、それぞれのスポットはそれ専用のクラ
ック止めによって取り囲まれている。この構成は、ヒュ
ーズ・ピッチを低減する際に互い違いに配列したクラッ
ク止めが有効になりうる一例を示したものである。クラ
ック止めは角型括弧の形で示されているが、同じ目標を
達成するために他の多くの形状および位置が可能であ
る。一例として、クラック止めは、図6におけるヒュー
ズ・リンクの小口方向、つまり列つづく方向である横方
向構成要素を使用せず、長手方向である縦方向部分のみ
で形成することができる。
【0025】図示の構成は、四角形425が示すよう
に、ヒューズ・リンクの幅を画定する境界を越えて延び
る同一平面エリアによって、各ヒューズ・リンクに対し
て選択された正確なスポットが有利に取り囲まれるよう
に変更することができる。この延長部は、溶断処理中に
レーザ・ビームによって放射される余分のエネルギーを
吸収するという利点を有する。ただし、その欠点は、こ
のような金属延長部425がない場合には可能となる、
より密なピッチの達成を妨げる可能性があることであ
る。
【0026】図7には、ヒューズ・リンク402のスポ
ット420に命中しているレーザ・ビーム450の概略
図が示されている。各ヒューズ・リンクは、スポットを
取り囲む前述の同一平面エリアが設けられているものと
して示されている。単純にするため、クラック止めは一
切示されていない。
【0027】従来の設計では、ヒューズ・バンク内部に
一列に並んで配置されたヒューズ・リンクは、ヒューズ
・ピッチ(すなわち、隣接ヒューズ間の距離)が約3μ
m以下になると信頼して使用することができない。これ
は、通常、ヒューズを溶断するために使用するレーザが
およそ1〜1.3μmの波長を有するからである。その
結果、焦点を合わせることができる最小スポットは2〜
2.6μmより大きくなる。これは、レーザ・スポット
に対する基板の位置決めに関連する不確実性と結びつい
て、ヒューズの溶断を信頼性に低い処理とする。ヒュー
ズ・ピッチが3μm未満の場合、ピッチが減少するにつ
れて、隣接ヒューズを損傷する確率が高くなる。Gilmou
r他が記述したようにヒューズ・リンク間に金属クラッ
ク止めを導入することはこのような狭いピッチではうま
く機能しないだろう。というのは、クラック止めそのも
のがレーザによって削摩され、その隣にあるヒューズま
たは回路エレメントに対する損傷を引き起こすからであ
る。ここに記載した本実施形態では、材料を除去するこ
とによってボイドの形でクラック止めが作られているの
で、レーザ・ビームによってクラック止めに損傷を加え
る可能性はまったくない。このため、ヒューズ溶断中に
隣接ヒューズを損傷せずに2.2μmのピッチまでヒュ
ーズを収めることが可能になる。しかも、このクラック
止めは依然としてクラックが隣接ヒューズを損傷するの
を抑制する機能を果たす。好ましい形態においては、ボ
イドの幅および隣接ボイド間の距離は、レーザ・ビーム
の直径よりも小さい。
【0028】図8はこの構造部の断面図を示している。
従来技術で見られる、前述した欠点を最小限にするた
め、ヒューズ502は基板内に埋め込まれた状態で示さ
れている。2つのクラック止め504および506は、
金属等で形成することも可能だが、好ましくは空気(エ
ア)で作られており、これをエア・クラック止めと呼
ぶ。クラック508はクラック止め504および506
によって阻止されるものとして示されている。
【0029】次に図9A〜Eを参照し、エア・クラック
止めの製造に適用可能な様々な工程について以下に説明
する。最初にシリコン基板(図示せず)の上に誘電体膜
C1を付着する。これに続いて金属(M1)付着を行
う。ヒューズ・エレメントM1は、標準的なエッチング
およびリソグラフィ手段を使用して形成することができ
る。その後、パッシベーション層として、第2の誘電体
膜C2を付着する。望ましいかまたは必要であれば、化
学機械研摩(CMP)を行う。誘電体C2をエッチング
して、層M1上に存在する他の金属構造部への接点を作
成する。
【0030】次に図9Bを参照すると、マスクの変更に
より、図示の通り、エア・クラック止めトレンチを形成
することができる。通常、これに続いて図9Cに示すよ
うに最終メタライゼーション層M2が形成され、そのバ
イアは導電材料のブランケット付着で充填される。これ
は、トレンチが金属M2で再充填されることを意味す
る。しかし、M2はパターン形成されエッチングされる
ので、エア・クラック止めトレンチから金属M2を除去
することが好ましい。また、M2マスクを適切な方法で
変更することにより、トレンチから金属M2を除去しな
いことも可能である。この手法を使用すると、エア・ク
ラック止めトレンチの代わりに、金属クラック止めトレ
ンチを形成することができる。
【0031】図9Dに示すチップ製造の最終プロセス
は、スクラッチまたは湿度吸収からチップを保護するた
めに、誘電体およびバッファ・コーティングを使用する
パッシベーション・ステップからなる。エア・クラック
止めの場合、この場合もパッシベーションの適用により
エア・クラック止めトレンチが材料で充填される。しか
し、金属M2の場合と同様、レーザ・ビームによってヒ
ューズを溶断するために必要とされる窓、すなわち、エ
ア・クラック止めトレンチを開けるために使用する完全
に最後のエッチング・ステップが存在するので、この材
料は除去される(図9E)。
【0032】次に、本発明の第2の実施の形態の平面図
および側面図をそれぞれ示す図10および図11を参照
すると、2列のヒューズは、それらを分離するクラック
止め壁面が設けられた状態で示されている。
【0033】ヒューズ・バンク700には、ヒューズ7
02、704、706が一列になって設けられ、同じバ
ンク700内に第2の列のヒューズ708、710、7
12が設けられている。クラック止めは番号720で示
されている。ヒューズと分離して設けられた、共通電気
バス730(上部ストリップおよび下部ストリップ)を
2つの列が共用する場合、2つの列を電気的に接続する
必要があるので、クラック止めは上部表面から基板まで
は延びないようにされている。図11は番号775によ
って示す位置で取られた図10の断面図を示し、ヒュー
ズ702は共通電極として使用する下部層730を介し
てヒューズ708に接続された状態で示されている。ク
ラック止め720は好ましいことに、730の上の、そ
れらに接触していない層のみによって構成される。クラ
ック止め(たとえば、720)はその端部の1つがバス
730と電気的に接触するように設計することができ、
または、それが望ましい場合、バスから完全に分離して
維持することができる。尚、それぞれのヒューズ・リン
クに、図6において説明した同一平面エリアを設けるこ
とも、もちろん可能である。
【0034】いくつかの実施の形態に関連して本発明を
説明してきたが、このような実施の形態は例証のみを目
的とし、特許請求の範囲に記載した本発明の範囲を逸脱
せずに様々な変更および修正を取り入れることができる
ことは、当業者には明らかになるだろう。
【0035】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0036】(1)絶縁された半導体基板と、複数の平
行で同一平面のヒューズ・リンクからなり、前記絶縁さ
れた半導体基板に形成されたヒューズ・バンクと、各対
の前記ヒューズ・リンク間に散在し、前記同一平面のヒ
ューズ・リンクによって画定される平面を越えて延びる
ボイドと、を含むヒューズ構造部。 (2)前記ボイドが空気である、上記(1)に記載のヒ
ューズ構造部。 (3)前記ボイドのそれぞれの幅が、レーザ・ビームの
直径より小さい、上記(1)に記載のヒューズ構造部。 (4)前記ヒューズ・リンクの一方の側に形成され、2
つの隣接する前記ボイド間の距離が、前記レーザ・ビー
ムの直径より小さい、上記(3)に記載のヒューズ構造
部。 (5)前記ヒューズ・リンクのうちの2つの隣接リンク
間の最小ピッチが、前記レーザ・ビームの直径、前記レ
ーザ・ビーム下における前記ヒューズ・リンクの位置決
めの正確さ、前記レーザ・ビームのエネルギーおよび波
長によって決定される、上記(3)に記載のヒューズ構
造部。 (6)前記半導体基板が、前記半導体基板の主要表面上
に形成された絶縁体層によって絶縁される、上記(1)
に記載のヒューズ構造部。 (7)前記絶縁体層が、前記絶縁された基板上のパッシ
ベーション層をさらに含む、上記(6)に記載のヒュー
ズ構造部。 (8)前記ヒューズ・リンクが前記パッシベーション層
に付着される、上記(7)に記載のヒューズ構造部。 (9)半導体基板に形成されたヒューズ構造部であっ
て、複数の同一平面のヒューズ・リンクからなり、前記
半導体基板に形成されたヒューズ・バンクであって、前
記ヒューズ・リンクの幅を越えて延びる同一平面エリア
が前記ヒューズ・リンクのそれぞれに設けられているヒ
ューズ・バンクと、前記半導体基板内に形成され、各対
の前記ヒューズ・リンク間に散在し、前記同一平面エリ
アを取り囲むボイドとを含む、ヒューズ構造部。 (10)前記ボイドは前記同一平面のヒューズ・リンク
によって画定される平面の上または下あるいはその両方
に延びる、上記(9)に記載のヒューズ構造部。 (11)前記同一平面エリアが互い違いに配列されてい
る、上記(9)に記載のヒューズ構造部。 (12)前記ボイドは前記ヒューズ・リンクに沿って延
びる同一平面セグメントであり、前記セグメントは前記
ヒューズ・リンクのそれぞれに並んで前記ヒューズ・リ
ンクの長手方向に延びる、上記(9)に記載のヒューズ
構造部。 (13)前記ボイドは、前記長手方向セグメントに接触
し、前記長手方向と交差する方向に延びるセクションが
さらに設けられている、上記(12)に記載のヒューズ
構造部。 (14)複数のスタックされ絶縁された配線層を有する
半導体基板に形成されたヒューズ構造部であって、前記
スタックされ絶縁された配線層のうちの第1の層に形成
され、少なくとも2列の同一平面ヒューズ・リンクを含
むヒューズ・バンクと、前記スタックされ絶縁された配
線層のうちの第2の層に設けられ、前記ヒューズ・リン
クの列がつづく方向に延びる導電バスと、前記ヒューズ
・リンクの2つの列の間に配置され、前記導電バスに沿
って延びる導電材料部分とを含む、ヒューズ構造部。 (15)前記ヒューズ・リンクの2つの列の間に配置さ
れた前記導電材料部分が、一方の端部で前記バスに接続
され、レーザ・ビームによって引き起こされる損傷に対
するクラック止めを提供する、上記(14)に記載のヒ
ューズ構造部。 (16)前記ヒューズ・リンクの2つの列の間に配置さ
れた前記導電材料部分が、一方の端部で前記バスから分
離されて設けられ、レーザ・ビームによって引き起こさ
れる損傷に対するクラック止めを提供する、上記(1
4)に記載のヒューズ構造部。 (17)前記クラック止めが前記基板内の前記絶縁され
た配線層のうちの複数の層を横切って延びる、上記(1
5)に記載のヒューズ構造部。 (18)前記導電材料は、耐火金属である、上記(1
5)に記載のヒューズ構造部。 (19)前記ヒューズ・リンクのそれぞれに前記ヒュー
ズ・リンクの幅を越えて延びる同一平面エリアが設けら
れている、上記(14)に記載のヒューズ構造部。 (20)前記ヒューズ・リンクの2つの列の間に配置さ
れた前記エア・ギャップが、一方の端部で前記バスに接
続され、レーザ・ビームによって引き起こされる損傷に
対するクラック止めを提供する、上記(14)に記載の
ヒューズ構造部。 (21) 集積回路において、基板にヒューズ構造部を
形成するための方法であって、複数の平行で同一平面の
ヒューズ・リンクからなるヒューズ・バンクを、前記基
板に形成するステップと、各対の前記ヒューズ・リンク
間にボイドを散在するように形成するステップであっ
て、前記ボイドを前記同一平面のヒューズ・リンクによ
って画定される平面を越えて延びてように形成するステ
ップと、を含む方法。 (22)集積回路において、半導体基板にヒューズ構造
部を形成するための方法であって、複数の同一平面のヒ
ューズ・リンクからなるヒューズ・バンクを、前記半導
体基板に形成するステップと、前記ヒューズ・リンクの
幅を越えて延びる同一平面エリアを前記ヒューズ・リン
クのそれぞれに設けるステップと、各対の前記ヒューズ
・リンク間に散在し、前記同一平面エリアを取り囲むボ
イドを、前記半導体基板に形成するステップと、を含む
方法。 (23)複数のスタックされ絶縁された配線層を有する
半導体基板にヒューズ構造部を形成するための方法であ
って、前記スタックされ絶縁された配線層のうちの第1
の層に対して、少なくとも2列の同一平面ヒューズ・リ
ンクを含むヒューズ・バンク設けるステップと、前記ス
タックされ絶縁された配線層のうちの第2の層に設けら
れ、前記ヒューズ・リンクの列がつづく方向に延びる導
電バスを設けるステップと、前記ヒューズ・リンクの2
つの列の間にあって、前記導電バスに沿って延びるよう
に導電部材を形成するステップと、を含む方法。
【図面の簡単な説明】
【図1】従来技術における、ヒューズ・アレイ内のヒュ
ーズを含む典型的なDRAMの概略ブロック図である。
【図2】従来技術における、ヒューズ・バンク内の複数
のヒューズ・リンクの典型的な配置を示す図である。
【図3】従来技術における、レーザ・ビームによって溶
断された図2に示すヒューズ・リンクの1つを示す図で
ある。
【図4】従来技術における、追加の構造部がヒューズ間
のヒューズ・バンク内に配置され、クラック止めとして
機能することを示す平面図である。
【図5】追加の構造部がヒューズ間のヒューズ・バンク
内に配置され、ヒューズがレーザによって溶断されたと
きにクラック止めとして機能することを示す、複数のヒ
ューズでできた従来のヒューズ・バンクの側面図であ
る。
【図6】本発明の一実施形態であるヒューズ構造部を示
す概略図である。
【図7】ヒューズ溶断操作中にスポットに命中している
レーザ・ビームの概略図である。
【図8】本発明の一実施の形態であるヒューズ構造部の
断面を示す概略図である。
【図9】本実施形態のヒューズ構造部を製造するために
必要なプロセス・ステップを示す概略図である。
【図10】本発明の他の実施形態であるヒューズ構造部
を示す概略図である。
【図11】本発明の他の実施形態であるヒューズ構造部
の断面を示す概略図である。
【符号の説明】
400 ヒューズ・バンク 402 ヒューズ・リンク 404 ヒューズ・リンク 406 ヒューズ・リンク 410 クラック止め 412 クラック止め 420 目標スポット 425 同一平面エリア
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591209109 シーメンス アクチェンゲゼルシャフト SIEMENS AKTIENGESE LLSCHAFT ドイツ連邦共和国 D−80333 ミュン ヘン ヴィッテルスバッハ−プラッツ 2 (74)上記1名の代理人 100086243 弁理士 坂口 博 (外1名) (72)発明者 チャンドラセカル・ナラヤン アメリカ合衆国12533 ニューヨーク州 ホープウェル・ジャンクション ケンジ ントン・ドライブ 62 (72)発明者 アクセル・ブリンツィンガー アメリカ合衆国12524 ニューヨーク州 フィッシュキル アスペン・コート 20 (72)発明者 エドワード・キューラ アメリカ合衆国12585 ニューヨーク州 ヴァーバンク クーパー・ドライブ 337 (72)発明者 カール・レイデンス アメリカ合衆国12540 ニューヨーク州 ラグランジェヴィル カチラー・ドライ ブ 35 (56)参考文献 特開 平8−46048(JP,A) 特開 平10−163331(JP,A) 特開 平9−213804(JP,A) 特開 平9−199596(JP,A) 特開 平7−307387(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 H01L 21/3205 H01L 21/8242 H01L 27/108

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項1】絶縁された半導体基板と、 同一平面状に並列に配置された複数のヒューズ・リンク
    からなり、前記絶縁された半導体基板に形成されたヒュ
    ーズ・バンクと、 前記ヒューズ・リンクの各対の間に散在し、前記ヒュー
    ズ・リンクの切断スポットを取り囲むように設けられた
    ボイドからなるクラック止めと、 を含むヒューズ構造部。
  2. 【請求項2】半導体基板に形成されたヒューズ構造部で
    あって、 同一平面状に並列に配置された複数のヒューズ・リンク
    からなり、前記半導体基板に形成されたヒューズ・バン
    クと、 前記ヒューズ・リンクはそれぞれ、直線状部を有し、該
    直線状部の一部に該直線状部の幅よりも広い幅を有する
    平面エリアを備え、 前記平面エリアは前記ヒューズ・リンクの切断スポット
    を備えており、 前記ヒューズ・リンクの各対の間に散在し、前記平面エ
    リアを取り囲むように設けられたボイドからなるクラッ
    ク止めと、 を含むヒューズ構造部。
  3. 【請求項3】前記ボイドが空気である、ことを特徴とす
    る請求項1または2に記載のヒューズ構造部。
  4. 【請求項4】前記クラック止めの厚さは、 前記同一平面状に並列に配置された複数のヒューズ・リ
    ンクの上面及び下面のなす厚さよりも厚い、ことを特徴
    とする請求項1〜の何れか1つに記載のヒューズ構造
    部。
  5. 【請求項5】前記クラック止めが、前記同一平面状に並
    列に配置された複数のヒューズ・リンクの、上面よりも
    上方または下面よりも下方あるいはその両方に延び出て
    存在する、ことを特徴とする請求項に記載のヒューズ
    構造部。
  6. 【請求項6】前記半導体基板が、前記半導体基板の主要
    表面上に形成された絶縁体層によって絶縁される、こと
    を特徴とする請求項1に記載のヒューズ構造部。
  7. 【請求項7】前記絶縁体層が、前記絶縁された半導体基
    板上のパッシベーション層をさらに含む、ことを特徴と
    する請求項に記載のヒューズ構造部。
  8. 【請求項8】前記ヒューズ・リンクが前記パッシベーシ
    ョン層に付着されている、ことを特徴とする請求項
    記載のヒューズ構造部。
  9. 【請求項9】前記切断スポットが互い違いに配列されて
    いる、ことを特徴とする請求項1または2に記載のヒュ
    ーズ構造部。
  10. 【請求項10】前記クラック止めは、前記ヒューズ・リ
    ンクのそれぞれに並んで前記ヒューズ・リンクの長手方
    向に延在し、前記ヒューズ・リンクの長さよりも短い、
    ことを特徴とする請求項1〜の何れか1つに記載のヒ
    ューズ構造部。
  11. 【請求項11】前記クラック止めは、 前記ヒューズ・リンクの長手方向に延在する第1の部分
    と、 該第1の部分に連続して、前記長手方向と交差する方向
    に延在する第2の部分と、を有する、ことを特徴とする
    請求項10に記載のヒューズ構造部。
  12. 【請求項12】複数のスタックされ絶縁された配線層を
    有する半導体基板に形成されたヒューズ構造部であっ
    て、 前記スタックされ絶縁された配線層のうちの第1の層に
    形成され、同一平面状に並列に配置された複数の第1の
    ヒューズ・リンク群からなる第1のヒューズ・バンク
    と、同一平面状に並列に配置された複数の第2のヒュー
    ズ・リンク群からなる第2のヒューズ・バンクと、 前記スタックされ絶縁された配線層のうちの第2の層に
    設けられ、前記第1のヒューズ・リンク群及び前記第2
    のヒューズ・リンク群を構成する各ヒューズ・リンクの
    長手方向に直交する方向に延びる導電バスと、 前記第1および第2のヒューズ・バンクの間に配置さ
    れ、前記導電バスに沿って延びる導電材料部分と、 を含む、ヒューズ構造部。
  13. 【請求項13】前記第1および第2のヒューズ・バンク
    の間に配置された前記導電材料部分が、一方の端部で前
    記導電バスに接続され、前記第1または第2のヒューズ
    ・リンク群のうちの一部のヒューズ・リンクを切断する
    レーザ・ビームによって引き起こされる損傷に対するク
    ラック止めを提供する、ことを特徴とする請求項12
    記載のヒューズ構造部。
  14. 【請求項14】前記第1および第2のヒューズ・バンク
    の間に配置された前記導電材料部分が、一方の端部で前
    記導電バスから分離されて設けられ、前記第1または第
    2のヒューズ・リンク群のうちの一部のヒューズ・リン
    クを切断するレーザ・ビームによって引き起こされる損
    傷に対するクラック止めを提供する、ことを特徴とする
    請求項12に記載のヒューズ構造部。
  15. 【請求項15】前記導電材料部分が、前記半導体基板内
    の前記絶縁された配線層のうちの複数の層を横切って延
    びる、ことを特徴とする請求項1214の何れか1つ
    に記載のヒューズ構造部。
  16. 【請求項16】前記導電材料部分は、耐火金属よりな
    る、ことを特徴とする請求項1215の何れか1つに
    記載のヒューズ構造部。
  17. 【請求項17】前記各ヒューズ・リンクは、直線状部を
    有し、該直線状部の一部に該直線状部の幅よりも広い幅
    を有する平面エリアを備えている、ことを特徴とする請
    求項1216の何れか1つに記載のヒューズ構造部。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399411B1 (ko) * 2001-03-09 2003-09-26 삼성전자주식회사 내장형 메모리 및 이 메모리의 퓨즈 배치 방법
JP3551944B2 (ja) * 2001-07-25 2004-08-11 セイコーエプソン株式会社 半導体装置
KR100442868B1 (ko) * 2002-01-23 2004-08-02 삼성전자주식회사 반도체 소자의 퓨즈 형성방법
KR100480614B1 (ko) * 2002-08-27 2005-03-31 삼성전자주식회사 퓨즈 뱅크의 크기를 줄이기 위한 반도체 메모리 장치의퓨즈 뱅크
US6872648B2 (en) * 2002-09-19 2005-03-29 Infineon Technologies Ag Reduced splattering of unpassivated laser fuses
KR100500458B1 (ko) * 2003-10-07 2005-07-18 삼성전자주식회사 반도체 장치의 퓨즈박스 및 그 제조방법
US6876058B1 (en) 2003-10-14 2005-04-05 International Business Machines Corporation Wiring protection element for laser deleted tungsten fuse
KR101068613B1 (ko) * 2004-05-06 2011-09-28 주식회사 하이닉스반도체 퓨즈를 구비한 반도체 소자 및 그 제조 방법
US7741715B2 (en) * 2005-03-14 2010-06-22 Infineon Technologies Ag Crack stop and moisture barrier
US7479447B2 (en) * 2005-04-04 2009-01-20 International Business Machines Corporation Method of forming a crack stop void in a low-k dielectric layer between adjacent fuses
JP5132162B2 (ja) * 2006-08-11 2013-01-30 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2008097696A (ja) * 2006-10-11 2008-04-24 Elpida Memory Inc 半導体装置
KR100809708B1 (ko) * 2006-10-17 2008-03-06 삼성전자주식회사 레이저 얼라인먼트 모니터링 퓨즈 구조 및 이를 구비한반도체 소자 및 레이저 얼라인먼트 모니터링회로
US7910408B2 (en) * 2006-10-26 2011-03-22 International Business Machines Corporation Damage propagation barrier and method of forming
KR100817069B1 (ko) * 2006-10-26 2008-03-27 삼성전자주식회사 퓨즈 박스의 퓨즈 배치 방법 및 그 방법을 사용하는 반도체메모리 장치
KR100876897B1 (ko) * 2007-08-03 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그의 형성방법
KR101516742B1 (ko) * 2007-09-19 2015-05-04 엘렉트로 사이언티픽 인더스트리즈 인코포레이티드 고속 빔 편향 링크 가공
US7704804B2 (en) 2007-12-10 2010-04-27 International Business Machines Corporation Method of forming a crack stop laser fuse with fixed passivation layer coverage
US7892926B2 (en) 2009-07-24 2011-02-22 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture
US20110210105A1 (en) * 2009-12-30 2011-09-01 Gsi Group Corporation Link processing with high speed beam deflection
JP2011199063A (ja) * 2010-03-19 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
US8592941B2 (en) 2010-07-19 2013-11-26 International Business Machines Corporation Fuse structure having crack stop void, method for forming and programming same, and design structure
JP2016213293A (ja) * 2015-05-01 2016-12-15 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置
KR102471641B1 (ko) 2016-02-04 2022-11-29 에스케이하이닉스 주식회사 퓨즈구조 및 그를 포함하는 반도체장치
US10910308B2 (en) 2018-05-09 2021-02-02 Globalfoundries U.S. Inc. Dual thickness fuse structures
CN115050411B (zh) * 2022-08-17 2022-11-04 睿力集成电路有限公司 一种存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4197555A (en) * 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
US4383165A (en) * 1981-04-21 1983-05-10 Intel Corporation Method for aligning laser beam with fuses in integrated circuit
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
US5223735A (en) 1988-09-30 1993-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device in which circuit functions can be remedied or changed and the method for producing the same
US5244836A (en) * 1991-12-30 1993-09-14 North American Philips Corporation Method of manufacturing fusible links in semiconductor devices
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
JPH07263558A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置
US5420455A (en) 1994-03-31 1995-05-30 International Business Machines Corp. Array fuse damage protection devices and fabrication method
TW279229B (en) * 1994-12-29 1996-06-21 Siemens Ag Double density fuse bank for the laser break-link programming of an integrated-circuit
US5589706A (en) 1995-05-31 1996-12-31 International Business Machines Corp. Fuse link structures through the addition of dummy structures
DE59500861D1 (de) 1995-06-23 1997-11-27 Siemens Ag Bank von Schmelzsicherungen mit ESD-Schutz
US5636172A (en) * 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
US5776826A (en) * 1996-05-06 1998-07-07 International Business Machines Corporation Crack stop formation for high-productivity processes
US5851903A (en) * 1996-08-20 1998-12-22 International Business Machine Corporation Method of forming closely pitched polysilicon fuses
JP3186664B2 (ja) * 1997-09-19 2001-07-11 日本電気株式会社 半導体装置およびその製造方法

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