KR100228774B1 - 퓨즈박스가 구비된 반도체소자 - Google Patents

Abstract

본 발명은 퓨즈박스가 구비된 반도체소자에 관한 것으로, 하부 절연막상에 폴리실리콘층으로 이루어진 퓨즈를 구비하고 그 상부에 제1 절연막, 제2 절연막 및 보호막으로 적층되고, 상기 퓨즈를 절단할 수 있도록 상기 보호막, 제2 절연막, 제1 절연막을 제거한 퓨즈박스의 주변에 PCT 공정시 습기가 칩의 셀지역으로 침투되는 것을 차단하기 위해 상기 제1 및 제2 절연막에 제1 및 제2 개구가 형성되고, 이 개구에 각각 채운 제1 금속 배선 및 제2 금속 배선이 구비되는 반도체소자에 있어서, 상기 제1 금속 배선 및 제2 금속 배선에 인접된 지역에 장방형 개구가 하나더 추가되고, 이 개구에는 보호막으로 채운 것이다.

Description

퓨즈박스가 구비된 반도체소자

본 발명은 퓨즈박스가 구비된 반도체소자에 관한 것으로, 특히 반도체소자를 완성한 다음, PCT(Pressure Cooking Test)시 습기가 반도체소자 내부로 침투되는 것을 억제하기 위하여 개구를 형성하고 그 공간에 보호막으로 채운 퓨즈박스가 구비된 반도체소자에 관한 것이다.

웨이퍼에 반도체소자를 형성한 다음, 불량이 발생된 소자 또는 회로를 리페어시키기 위해 퓨즈박스를 구비하고, 상기 퓨즈박스의 가장자리에 금속배선으로 장벽층을 형성한다.

한편, 상기와 같이 반도체소자를 완성한 다음, 불량이 발생된 회로를 리페어시키기 위하여 상기 퓨즈박스를 오픈시킨 다음, 해당되는 퓨즈를 레이저를 이용하여 절단해주게 된다.

제1도는 종래의 퓨즈박스를 도시한 레이아웃도로서, 예를들어 두 개의 퓨즈(1)가 종방향으로 연장되고, 리페어 공정을 위해 퓨즈박스(2)가 직사각형 모양으로 배치되고, 후속 PCT시 상기 퓨즈박스(2)에서 칩의 셀지역으로 습기가 침투되는 것을 방지하기 위한 차단막으로 제1 개구(3)가 제2 개구(4)를 통하여 제1 금속 배선(5)과 제2 금속 배선(6)을 배치한 것이다.

제2도는 상기 퓨즈박스와 주변에 있는 금속 배선의 구조를 구체적으로 이해하기 위하여 제1도의 I-I의 단면을 도시한 것으로, 반도체 기판(11) 상부에 폴리실리콘으로 이루어진 퓨즈(12)를 형성하고, 그 상부에 제1 절연막(13) 예를들어 산화막을 형성한 다음, 상기 제1도에 도시된 퓨즈박스의 가장자리에 상기 제1 절연막(13)의 일정 부분을 제거하여 장방형 제1 개구(14)를 형성하되, 상기 퓨즈(12)가 지나가는 부분은 개구를 형성하지 않고, 상기 제1 개구(14)에 채워지는 제1 금속 배선(15)을 형성한다. 그리고, 그 상부에 제2 절연막(16) 예를들어 SOG막을 형성한 다음, 상기 제1 금속 배선(15) 상부에 장방형 제2 개구(17)을 형성한다. 그 다음, 상기 제2 개구(17)에 채워지는 제2 금속 배선(18)을 형성하고, 전체적으로 보호막(19)을 형성한 다음, 상기 퓨즈박스에 해당되는 보호막(19), 제2 절연막(16) 및 제1 절연막(13)을 제거하여 퓨즈(12)를 노출시킨 것을 도시한 단면도이다.

그러나, 상기와 같이 퓨즈박스의 주변에 습기 차단층으로 제1 및 제2 금속 배선을 형성하는 경우 습기가 침투되는 것을 막을 수 있으나, 제2 금속 배선이 제2도와 같이 개구에 완전히 채워지지 않고 보이드가 발생됨으로 인하여 PCT 공정시 습기가 화살표(20)와 같이 투과되는 현상이 발생된다. 그 결과 반도체소자에 악영향을 주게되어 소자의 수명이 짧아지고 신뢰도가 저하되는 문제가 발생된다.

참고로, 제2 절연막은 SOG막으로 수분의 침투가 용이한 막이다.

본 발명은 퓨즈박스가 오픈됨으로 인하여 PCT 공정시 습기가 칩의 셀지역으로 침투되는 것을 방지하는 반도체소자를 제공하는데 그 목적이 있다.

제1도는 종래의 기술로 구비되는 퓨즈박스를 도시한 레이아웃도이다.

제2도는 종래 기술에 의해 구비되는 퓨즈박스를 제1도의 I-I단면을 도시한 것이다.

제3도는 본 발명에 의해 제조되는 퓨즈박스 주변에 제3 개구가 구비된 것을 도시한 레이아웃도이다.

제4도는 본 발명의 제1 실시예에 의해 제조되는 퓨즈박스와 제3 개구를 이해하기 위하여 제3도의 I-I의 단면을 도시한 것이다.

제5도는 본 발명의 제2 실시예에 의해 제조되는 퓨즈박스와 제3 개구를 도시한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 퓨즈 2 : 퓨즈박스

3 : 제1 개구 4 : 제2 개구

5 : 제1 금속 배선 6 : 제2 금속 배선

7 : 제3 개구 11 : 반도체 기판

12 : 퓨즈 13 : 제1 절연막

14 : 제1 개구 15 : 제1 금속 배선

16 : 제2 절연막 17 : 제2 개구

18 : 제2 금속 배선 19 : 보호막

상기한 목적을 달성하기 위한 본 발명은 반도체 기판상에 폴리실리콘층으로 이루어진 퓨즈를 구비하고 그 상부에 제1 절연막, 제2 절연막 및 보호막으로 적층되고, 상기 퓨즈를 절단할 수 있도록 상기 보호막, 제2 절연막, 제1 절연막을 제거한 퓨즈박스의 주변에 PCT 공정시 습기가 칩의 셀지역으로 침투되는 것을 차단하기 위해 상기 제1 및 제2 절연막에 제1 및 제2 개구가 형성되고, 이 개구에 각각 채운 제1 금속 배선 및 제2 금속 배선이 구비되는 반도체소자에 있어서, 상기 제1 금속 배선 및 제2 금속 배선에 인접된 지역에 장방형 개구가 하나더 추가되고, 이 개구에는 보호막으로 채워지는 것을 특징으로 한다.

상기 추가되는 개구는 반도체 기판의 표면까지 연장되거나, 상기 제1 금속 배선을 일측으로 연장시켜 상기 제1 금속 배선의 표면까지 형성된다.

본 발명에 의하면 퓨즈박스가 오픈됨으로 인하여 PCT 공정시 습기가 칩의 셀지역으로 침투되는 것을 방지하기 위하여 차단막으로 이용되는 제1 금속 배선 및 제2 금속 배선에 인접된 지역에 장방형 개구를 형성하고, 이 개구에 보호막으로 채우는 것이다.

상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제3도는 본 발명에 의해 퓨즈박스 주변에 제3 개구가 구비된 것을 도시한 레이아웃도로서, 예를들어 두 개의 퓨즈(1)가 종방향으로 연장되고, 리페어 공정을 위해 퓨즈박스(2)가 직사각형 모양으로 배치되고, 후속 PCT 시 상기 퓨즈박스(2)에서 칩의 셀지역으로 습기가 침투되는 것을 방지하기 위한 차단막으로 제1 개구(3)와 제2 개구(4)를 통해 제1 금속 배선(5)과 제2 금속 배선(6)을 배치하고, 상기 제2 금속 배선(6)에 인접된 지역에 장방형 제3 개구(7)가 구비되는 것을 도시한다.

제4도는 본 발명의 제1 실시예에 의해 제조되는 퓨즈박스와 주변에 있는 금속 배선의 구조를 구체적으로 이해하기 위하여 제3도의 I-I의 단면을 도시한 것으로, 반도체 기판(11) 상부에 폴리실리콘으로 이루어진 퓨즈(12)를 형성하고, 그 상부에 반도체 기판(13) 예를들어 산화막을 형성한 다음, 상기 제1도에 도시된 퓨즈박스의 가장자리에 상기 제1 절연막(13)의 일정 부분을 제거하여 장방형 제1 개구(14)를 형성하되, 상기 퓨즈(12)가 지나가는 부분은 개구를 형성하지 않고, 상기 제1 개구(14)에 채워지는 제1 금속 배선(15)을 형성한다. 그리고, 그 상부에 제2 절연막(16) 예를들어 SOG막을 형성한 다음, 상기 제1 금속 배선(15) 상부에 장방형 제2 개구(17)를 형성하는 동시에 상기 제2 개구(17)에 인접된 지역에 있는 제2 절연막(16)을 식각하여 제1 금속 배선(15) 상부에 제3 개구 (20)을 형성한다. 그 다음, 상기 제2 개구(17)에 채워지는 제2 금속 배선(18)을 형성하고, 전체적으로 보호막(19)을 형성하여 상기 제3 개국(20)에 채운다음, 상기 퓨즈박스에 해당되는 보호막(19), 제2 절연막(16) 및 제1 절연막(13)을 제거하여 퓨즈(12)를 노출시킨 것을 도시한 단면도이다.

제5도는 본 발명의 제2 실시예에 의해 제조되는 퓨즈박스와 주변에 있는 금속 배선을 도시한 단면도로서, 제1 실시예와 유사한 방법으로 공정을 진행하며 단지 차이점은 제2 개구(17)을 형성할 때 상기 제2 개구(17)에 인접된 지역에 있는 제2 절연막(16)과 제1 절연막(13)을 식각하여 제3 개구(22)를 형성한다. 그리고, 상기 제2 개국(17)에 채워지는 제2 금속 배선(18)을 형성하고, 전체적으로 보호막(19)을 형성할 때 상기 제3 개구(22)에 채워지게 하는 것이다.

참고로, 상기 제3 개구의 형성은 추가 마스크 공정 없이 제2 개구의 형성과 동시에 형성한다. 그리고, 상기 제2 금속 배선의 패턴을 이루는 식각 공정시 충분히 식각하여 제3 개구에는 금속 배선이 남지 않게 하며, 제3 개구에는 후속 공정에서 보호막이 매립되게 한다. 그리고, 상기 제3 개구의 깊이가 너무 깊어서 제3 개구내의 금속 배선을 제거하기 어려운 경우에는 제2 금속 배선을 패턴화 한 다음, 제3 개구를 위한 마스크를 이용하여 제3 개구를 형성하고 나서 보호막을 매립한다.

또한, 칩의 셀 지역으로 수분 침투를 방지하기 위한 보호층은 수분 침투에 대해 방어력이 우수한 물질로 예를들어 나이트라이드막을 형성한다.

상기한 본 발명은 퓨즈박스가 오픈됨으로 인하여 PCT 공정시 습기가 칩의 셀지역으로 침투되는 것을 차단하기 위해 이용하는 제1 금속 배선 및 제2 금속 배선에 인접된 지역에 장방형 개구를 형성하고, 이 개구에 보호막으로 채움으로써 상기 제2 금속 배선이 개구에 완전히 채워지지 않아서 습기가 통과되는 것을 다시한번 차단할 수가 있다. 그로인해 반도체소자의 수명을 연장하고 신뢰도를 향상시킬 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 반도체 기판 상에 폴리실리콘층으로 이루어진 퓨즈를 구비하고 그 상부에 제1 절연막, 제2 절연막 및 보호막으로 적층되고, 상기 퓨즈를 절단할 수 있도록 상기 보호막, 제2 절연막, 제1 절연막을 제거한 퓨즈박스의 주변에 PCT 공정시 습기가 칩의 셀지역으로 침투되는 것을 차단하기 위해 상기 제1 및 제2 절연막에 제1 및 제2 개구가 형성되고, 이 개구에 각각 채운 제1 금속 배선 및 제2 금속 배선이 구비되는 반도체소자에 있어서, 상기 제1 금속 배선 및 제2 금속 배선에 인접된 지역에 제3 개구가 하나 더 추가되고, 이 개구에는 보호막으로 채워지는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
2. 제1항에 있어서, 상기 제3 개구가 반도체 기판의 표면까지 연장되는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
3. 제2항에 있어서, 상기 제3 개구는 반도체 기판상부까지 연장되는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
4. 제1항에 있어서, 상기 제1 금속 배선을 일측으로 연장되어 구비하고, 상기 제3 개구가 상기 제1 금속 배선의 표면까지 형성되는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
5. 제1항에 있어서, 상기 제3 개구의 형성은 추가 마스크 공정 없이 제2 개구의 형성과 동시에 형성하는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
6. 제1항에 있어서, 상기 제2 금속 배선의 패턴을 이루는 식각 공정시 충분히 식각하여 제3 개구에는 금속 배선이 남지 않게 하며, 제3 개구에는 후속 공정에서 보호막이 매립되게 하는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
7. 제1항, 제2항 또는 제6항에 있어서, 상기 제3 개구의 깊이가 너무 깊어서 제3 개구내의 금속 배선을 제거하기 어려운 경우에는 제2 금속 배선을 패턴화 한 다음, 제3 개구를 위한 마스크를 이용하여 제3 개구를 형성하고 나서 보호막을 매립하는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.
8. 제1항에 있어서, 칩의 셀 지역으로 수분 침투를 방지하기 위한 보호층은 수분침투에 대해 방어력이 우수한 물질로 나이트라이드막을 이용하는 것을 특징으로 하는 퓨즈박스가 구비된 반도체소자.