KR100359158B1 - 반도체소자의 퓨즈 형성방법 - Google Patents

반도체소자의 퓨즈 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 퓨즈 형성방법에 관한 것으로, 제1폴리층이 형성된 반도체기판 상부를 평탄화시키는 제1층간절연막을 형성하고 상기 제1층간절연막 상부에 제2폴리층을 형성한 다음, 상기 제2폴리층 상부에 제2층간절연막을 형성하고 상기 제2층간절연막과 제1층간절연막을 통하여 상기 제1폴리층에 콘택되는 금속배선 콘택플러그를 형성하되, 상기 제2폴리층과 일정 폭 중첩되게 형성되어 상기 제2폴리층 하측의 콘택플러그가 상기 제2폴리층 상측의 콘택플러그보다 작은 임계면적으로 구비되는 공정으로 퓨즈를 형성하여 작은 면적에 형성되고 저전압으로 사용할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 퓨즈 형성방법{A method for forming a fuse of a semiconductor device}
본 발명은 반도체소자의 퓨즈 형성방법에 관한 것으로, 특히 저전압을 이용하여 리페어 공정을 실시할 수 있는 반도체소자의 퓨즈 형성방법에 관한 것이다.일반적으로, 전 공정을 다 거친 웨이퍼는 바로 테스트를 하여 리페어 ( repair ) 를 하게 된다.
그러나, 패키지가 되고 나면 리페어가 불가능해 진다. 이렇게 패키지를 하고 난 후에 페일이 나는 칩이 전체의 5 퍼센트 정도 된다.
그리하여, 요즘은 패키지를 하고 난 후에도 리페어가 가능하도록 안티 퓨즈 ( anti-fuse ) 를 사용하고 있다.
그러나, 이것은 기존의 메모리 칩에서 사용하지 않던 고전압을 필요로 하게 된다.
그래서, 기존의 주변회로부의 트랜지스터 드레인에 걸리던 전압보다 훨씬 높은 전압이 걸리게 된다.
기존에 사용하는 트래지스터는, 웰을 구성하고 그 웰에 트랜지스터 채널용으로 이온주입을 다시 실시한다. 이렇게 형성된 트랜지스터는 채널 농도가 높기 때문에 문턱전압이 대략 1 볼트 근방이다.
그런데 반도체소자의 퓨즈 형성방법를 위해 마스크 공정을 추가하게 되면 비용 증가뿐만아니라 프로세스 시간도 증가하기 때문에 양산에는 적용할 수 없다.
그리고, 다른 일반적인 트랜지스터 때문에 채널쪽 농도를 마음대로 바꿀수가 없다.
도 1 은 종래기술에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도로서,히타치 ( hitachi ) 회사에서 사용하고 있는 퓨즈 형성방법을 도시한 것이다.
상기 퓨즈는, 폴리층(11)을 형성하고 상기 폴리층(11) 상측에 콘택되는 금속배선(15)을 형성한다.
이때, 상기 금속배선(15)은 상기 폴리층(11)과 금속배선 콘택플러그(13)를 통하여 접속된다.
상기 퓨즈의 동작은 폴리층(11)과 금속배선(15) 사이에 강한 바이어스를 가해 금속배선(15)을 끊는 방법으로 실시된다. (도 1)
상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈 형성방법은, 회로 구현시 고전압으로 인하여 트랜지스터의 특성이 열화되고 이를 해결하기 위하여 추가되는 마스크 공정 시 공정시간이 증가되어 반도체소자의 생산성을 저하시키는 문제점이 있으며, 평면적인 구조를 가지고 있어 레이아웃 상의 면적이 크고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선을 반도체소자의 퓨즈로 사용하는 대신에 금속배선 콘택플러그를 퓨즈로 사용하여 소자 내부에서 발생되는 저전압으로 끊을 수 있는 구조를 형성함으로써 반도체소자의 레이아웃 면적을 감소시키고 저전압으로 퓨즈 동작을 구현할 수 있어 고전압으로 인한 반도체소자의 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 반도체소자의 퓨즈 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도.
도 2 는 본 발명의 원리를 설명하기 위한 반도체소자의 퓨즈 형성방법을 도시한 단면도.
도 3a 내지 도 3e 는 본 발명의 제1실시예 내지 제5실시예에 따른 반도체소자의 퓨즈 형성방법를 도시한 단면도 및 평면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 폴리층 13,25a,25b,33,43 : 금속배선 콘택플러그
15,23a,23b : 금속배선 17 : 금속배선 절단부분, 퓨즈 절단부분
21,31,41,51 : 제1폴리층 27,35,47,53a,53b : 제2폴리층45 : 제3폴리층 55 : 제1금속배선 콘택플러그59 : 제2금속배선 콘택플러그
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈 형성방법는,퓨즈로 예정되는 부분에 제1폴리층이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,상기 제1층간절연막 상부에 제2폴리층을 형성하되, 상기 제1폴리층에 중첩되도록 형성하는 공정과,전체표면 상부에 제2층간절연막을 형성하는 공정과,금속배선 콘택마스크를 식각마스크로 상기 제2층간절연막, 제2폴리층 및 제1층간절연막을 식각하여 금속배선 콘택홀을 형성하되, 상기 금속배선 콘택마스크는 금속배선 콘택으로 예정되는 부분을 상기 제2폴리층의 일부가 중첩되도록 형성하여 금속배선 콘택홀 상부의 크기보다 금속배선 콘택홀 하부의 크기를 작게 형성하는 공정과,상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그를 형성하는 공정과,
상기 금속배선 콘택플러그에 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리를 도 2 를 참고로 하여 설명하면 다음과 같다.
먼저, 반도체기판 상부에 제1폴리층(21)을 형성한다.
그리고, 상기 제1폴리층(21) 상부를 평탄화시키는 제1층간절연막(도시안됨)을 형성하고, 그 상부에 제2폴리층(27)을 형성한다.
그 다음, 상기 제2폴리층(27) 상부에 제2층간절연막(도시안됨)을 형성한다.
그리고, 상기 제1폴리층(21)이 노출되도록 금속배선 콘택홀을 형성하되, 상기 금속배선 콘택홀과 상기 제2폴리층(27)이 일정폭 중첩되도록 형성함으로써 바이어스가 가해지는 통로 ( path ) 는 금속배선(23a), 금속배선 콘택플러그(25a), 제1폴리층(21), 금속배선 콘택플러그(25b) 및 금속배선(23b)의 순서로 이루어 진다.
상기한 콘택공정으로 인하여, 상기 제2폴리층(27) 하측에 형성되는 콘택홀은 상기 제2폴리층(27) 상측에 형성되는 콘택홀의 크기보다 작게 형성된다.
여기서, 상기 제2폴리층(27)은 후속공정에서 바이어스가 가해질때 높은 저항이 유발되도록 하는 역할을 하여 상기 제2폴리층(27) 하측에 형성되는 금속배선 콘택플러그(25a)가 끊어질 수 있도록 한다.
그리고, 상기 제1폴리층(21) 하부에 절연막(29)을 형성하여 후속 콘택공정시 공정을 안정화시키고 바이어스 인가 시 끊어지는 부분의 저항을 증가시킬 수도 있다. (도 2)
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3e 는 본 발명의 제1,2,3,4,5실시예에 따른 반도체소자의 퓨즈 형성방법을 도시한 사시도로서, 상기 도 2 의 ⓐ 부분에서 금속배선 콘택플러그와 제2폴리층만을 도시한 것이다.
도 3a 는 제2폴리층(27)이 중첩된 금속배선 콘택플러그(25a)를 도시한 사시도로서, 상기 제2폴리층(27)의 하측에 형성된 금속배선 콘택플러그(25a)가 상기 제2폴리층(27)에 중첩되어 반원형태로 형성된 것을 도시한다.
여기서, ⓧ 는 제2폴리층(27) 하측에 구비되는 금속배선 콘택플러그(25a)의 단면도이다.
도 3b 는 상기 제2폴리층(27) 하측에 구비되는 금속배선 콘택플러그(25a)의 형태가 상기 상기 도 3a 에서 보다 작게 형성된 것을 도시한 사시도이다.
여기서, ⓨ 는 제2폴리층(27) 하측에 구비되는 금속배선 콘택플러그(25a)의 단면도이다.
도 3c 는 상기 도 2 의 원리를 이용하여 복수개의 퓨즈를 형성한 것을 도시한 사시도로서, 각각의 제1폴리층(31)에 콘택되는 금속배선 콘택플러그(33)를 형성하되, 복수개의 금속배선 콘택플러그와 중첩되는 제2폴리층(35)을 형성한 것이다.
이때, 상기 제2폴리층(35)은 불순물이 도핑되지 않은 폴리실리콘층으로서, 절연특성을 갖는 층이다.
그리고, 상기 제2폴리층(35)은 다른 절연막으로 형성할 수도 있다.
도 3d 는 상기 도 3c 와 같은 구조로 제1폴리층(41)에 콘택되는 금속배선 콘택플러그(43)와 중첩되는 제2,3폴리층(47,45)을 형성한 것을 도시한 사시도로서, 상기 제2,3폴리층(47,45)은 상기 도 3c 에서 제2폴리층을 적층구조로 형성한 형태를 갖는 것이다.
도 3e 는 서로 다른 단차를 갖는 제1,2,3폴리층(51,53,57)에 형성된 다수개의 퓨즈를 도시한 사시도로서,
제1폴리층(41)에 콘택되며 제2폴리층(53a)에 중첩되는 제1금속배선 콘택플러그(55)를 형성하고, 상기 제2폴리층(53b)에 콘택되며 제3폴리층(57)에 중첩되는 제2금속배선 콘택플러그(59)를 형성한 것이다.
이때, ⓑ 와 ⓒ 부분이 서로 다른 퓨즈를 구성하거나, 하나의 퓨즈를 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈 형성방법은, 저전압으로 동작 가능하며 수직형 구조를 갖춰 적은 면적으로 고집적화를 가능하게 하는 퓨즈를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (6)

  1. 퓨즈로 예정되는 부분에 제1폴리층이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 제2폴리층을 형성하되, 상기 제1폴리층에 중첩되도록 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    금속배선 콘택마스크를 식각마스크로 상기 제2층간절연막, 제2폴리층 및 제1층간절연막을 식각하여 금속배선 콘택홀을 형성하되, 상기 금속배선 콘택마스크는 금속배선 콘택으로 예정되는 부분을 상기 제2폴리층의 일부가 중첩되도록 형성하여 금속배선 콘택홀 상부의 크기보다 금속배선 콘택홀 하부의 크기를 작게 형성하는 공정과,
    상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그를 형성하는 공정과,
    상기 금속배선 콘택플러그에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 퓨즈 형성방법.
  2. 제 1 항에 있어서,
    상기 제2폴리층을 이용하여 복수 개의 퓨즈를 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  3. 제 1 항에 있어서,
    상기 제2폴리층은 단차가 서로 다른 2개의 폴리층인 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  4. 제 1 항에 있어서,
    상기 제1폴리층과 금속배선 사이에 단차가 다른 제3폴리층을 개재시켜 제1폴리층-제2폴리층, 제2폴리층-제3폴리층으로 구성되는 하나의 퓨즈를 형성하거나, 각각의 퓨즈를 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  5. 제 1 항에 있어서,
    상기 제2폴리층은 언도프드 폴리실리콘으로 형성되는 것을 특징으로하는 반도체소자의 퓨즈 형성방법.
  6. 제 1 항에 있어서,
    상기 제2폴리층과 금속배선 콘택플러그의 중첩정도를 조절하여 퓨즈의 전기적 특성을 조절하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
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