JPH1041255A - クラック・ストップ形成方法および半導体ウエハ構造 - Google Patents

クラック・ストップ形成方法および半導体ウエハ構造

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JPH1041255A JP9107014A JP10701497A JPH1041255A JP H1041255 A JPH1041255 A JP H1041255A JP 9107014 A JP9107014 A JP 9107014A JP 10701497 A JP10701497 A JP 10701497A JP H1041255 A JPH1041255 A JP H1041255A
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Abstract

(57)【要約】 【課題】 上位レベル金属ヒューズを用いる現在の低コ
スト冗長構造に利用される浅いヒューズ・エッチング処
理と互換性のある簡略化したクラック・ストップを形成
する。 【解決手段】 本発明による改変された最終レベル・メ
タライゼーション（ＬＬＭ）エッチングは、高生産性単
一工程のボンドパッド／ヒューズ／クラック・ストップ
・エッチングを可能にする。ダイシング・チャンネルの
エッジに形成されるメタライゼーション・レベルのスタ
ックは、ダイシング・チャンネルを覆う絶縁体膜を、電
気的に活性なチップ領域を覆う絶縁体から物理的に分離
させるダイシングの前に、改変ＬＬＭエッチング後に容
易に除去される。分離は、クラックが、ダイシング・チ
ャンネル内の絶縁体を経て活性チップ領域に広がるのを
防ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にマイクロエ
レクトロニクス装置の製造に関し、特に半導体基板上の
誘電体膜を分離するクラック・ストップの形成に関す
る。
【０００２】
【従来の技術】集積回路（ＩＣ）は、半導体ウエハ上に
形成され、次にウエハをダイシングすることによってチ
ップに分離される。チップをダイシングする際には、時
折、半導体基板上の誘電体膜にクラックが発生すること
がある。クラックは、活性チップ領域に延びて広がって
ゆき、信頼性の問題を引き起こす。それゆえに、クラッ
ク・ストップが、誘電体膜を途絶させることによって一
般に形成される。したがって、チップをダイシングする
際に生じる可能性のあるクラックは、チップ領域に広が
らない。
【０００３】高生産性プロセスのためには、クラック・
ストップの形成は、既存のプロセスと組合されなければ
ならない。通常、ボンドパッド／ヒューズ／クラック・
ストップ組合せエッチングが用いられる。ヒューズ・エ
ッチングは、誘電体膜（パッシベーション誘電体および
レベル間誘電体）への十分に画成されたエッチングを必
要とする。基板レベル付近に存在するヒューズ（ポリシ
リコン・ヒューズまたはポリサイド・ヒューズ）にとっ
て、深いヒューズ・エッチングは、通常、上位レベル・
メタライゼーションと異なる物質からなる下位レベル・
メタライゼーションに達する。したがって、次のエッチ
ング（例えば、過酸化水素ウェット・エッチング）は、
すでにボンドパッドに開口されている上位レベル・メタ
ライゼーション（例えばアルミニウム）に対して選択的
な下位レベル・メタライゼーション（例えばタングステ
ン）を除去することができる。その結果、クラック・ス
トップは、下位レベル・メタライゼーションの選択的ウ
ェット・エッチングを単に付加することで、ボンドパッ
ド／ヒューズ／クラック・ストップ組合せエッチングに
よって容易に形成できる。
【０００４】しかしながら、上位レベル・メタライゼー
ション上に存在する先進構造のヒューズにとって、ヒュ
ーズ・エッチングは、異なる物質の下位レベル・メタラ
イゼーションに到達するほど十分に深くない。したがっ
て、クラック・ストップ形成のための他の方法が考慮さ
れなければならない。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、上位レベル金属ヒューズを用いる現在の低コス
ト冗長構造に利用される浅いヒューズ・エッチング処理
と互換性のある簡略化したクラック・ストップ形成を提
供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、クラッ
ク・ストップを形成するために、２つの手法が用いられ
る。各手法は、集積回路の高生産性製造のための専用の
クラック・ストップ・パターンとエッチング工程とを避
けている。
【０００７】両手法において、金属スタックは、少なく
ともヒューズ・エッチングの際に完全に開口されるレベ
ル・メタライゼーションまで、クラック・ストップ・ラ
インに沿って形成される。このメタライゼーションは、
また、接続ラインとして予め形成されるコンタクト・レ
ベルとバイア層を含んでいる。ダイシング・チャンネル
とチップ領域との間には誘電体膜の接続がないことが重
要である。
【０００８】クラック・ストップを形成するために用い
られる第１の手法によれば、金属スタックがそのまま残
される。誘電体と比べて異なる金属の物理的性質のため
に、クラックは、金属ラインを通り抜けて広がることが
できない。
【０００９】第２の手法によれば、エッチング、例えば
反応性イオン・エッチング（ＲＩＥ）によってパターン
形成される最終レベル・メタライゼーション（ＬＬＭ）
を必要とする。ＬＬＭエッチングの際に、ＬＬＭは、ク
ラック・ストップ・ラインでエッチングを停止させられ
る。次に、同じメタラジから成る、下側の接触したレベ
ル・メタライゼーションは、わずかに延長された改変Ｌ
ＬＭエッチングによってエッチングされる。次のボンド
パッド／ヒューズ／クラック・ストップ組合せエッチン
グは、レベル間誘電体を更に除去する結果となる。した
がって、異なるメタラジの下位レベル・メタライゼーシ
ョンは、開口され、ＬＬＭメタラジ（ボンドパッド）に
選択的に働く次のエッチング処理によって任意に除去さ
れる。
【００１０】前述の目的および他の目的、態様および利
点は、図を参照した本発明の好適な実施例の次の詳細な
記述からより一層理解されるであろう。
【００１１】
【発明の実施の形態】図を参照すると、特に図１を参照
すると、最終レベル・メタラジ（ＬＬＭ；ｌａｓｔ ｌ
ｅｖｅｌ ｍｅｔａｌｌｕｒｇｙ）エッチングの前の完
全な金属スタックが示されている。この例は、基板への
コンタクト（ＣＳ；ｃｏｎｔａｃｔｔｏ ｓｕｂｓｔｒ
ａｔｅ）と、３つのメタライゼーション・レベル（Ｍ
０，Ｍ１，Ｍ２）と、２つのバイア・レベル（Ｃ１，Ｃ
２）とを示している。金属スタックは、クラック・スト
ップ・ラインに沿ったヒューズ・エッチングの際に完全
に開口されるメタライゼーション・レベルまで少なくと
も形成される。ＬＬＭは、ここではメタライゼーション
Ｍ２で表されており、例えばアルミニウムまたはアルミ
ニウム合金である。バイア・レベルＣ２と、ＬＬＭメタ
ライゼーション・レベルＭ２の直下のメタライゼーショ
ン・レベルＭ１とは、同一または類似のメタラジ、この
例では、アルミニウムまたはアルミニウム合金である。
金属スタックは、接続されたラインとして予め形成され
なければならないコンタクト・レベルとバイア・レベル
をも含んでいる。この下位レベル・メタラジは、レベル
ＣＳ，Ｍ０，Ｃ１によって表され、例えば化学的気相成
長（ＣＶＤ）タングステンを含むことができる。図１に
示される種々の層の代表的な組成を、以下に示す。
【００１２】Ｍ２／Ｃ２ Ｔｉ／ＡｌＣｕ／Ｔｉ Ｍ１ Ｔｉ／ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮ Ｃ１ Ｔｉ／ＴｉＮ／ＣＶＤ Ｗ Ｍ０ Ｔｉ／ＴｉＮ／ＣＶＤ Ｗ ＣＳ Ｔｉ／ＴｉＮ／ＣＶＤ Ｗ メタライゼーションＭ１，Ｍ２は、多層の耐熱性膜また
は他のアルミニウム合金で構成することもできる。
【００１３】本発明によるクラック・ストップ形成の第
１の手法は、図１に一般的に示すように、金属スタック
をそのまま残している。誘電体と比ベて異なる金属の物
理的性質のために、クラックは、金属ラインを通り抜け
て広がることができない。
【００１４】第２の手法は、図２に示されており、エッ
チング、例えば反応性イオン・エッチング（ＲＩＥ）に
よってパターン形成される最終レベル・メタライゼーシ
ョン（ＬＬＭ）を必要とする。下側メタライゼーション
（Ｍ１）へのＬＬＭコンタクト（Ｍ２／Ｃ２）は、クラ
ック・ストップ・ラインでエッチング除去される。次
に、同じメタラジから成る下側の接触したメタライゼー
ション・レベル（Ｍ１）は、わずかに延長された改変Ｌ
ＬＭエッチングによってエッチングされ、図２の点線と
なる。プロセスのこの時点で、部分的金属スタック（Ｃ
１／Ｍ０／ＣＳ）が残り、クラック・ストップとして働
く。
【００１５】ボンドパッド／ヒューズ／クラック・スト
ップ組合せエッチングで、処理が更に行われ、図２に実
線で示されるように、レベル間誘電体膜を更に除去す
る。したがって、異なる組成の下位レベル・メタライゼ
ーション（Ｃ１／Ｍ０／ＣＳ）は、開口され、ＬＬＭメ
タラジ（ボンドパッド）に選択的に作用する次のエッチ
ング処理によって除去できる。
【００１６】本発明による改変ＬＬＭエッチングは、高
生産性単一工程のボンドパッド／ヒューズ／クラック・
ストップ・エッチングを可能にする。ダイシング・チャ
ンネルのエッジに形成された金属膜の残りのスタック
は、ダイシング・チャンネルを覆う絶縁体膜を、電気的
に活性なチップ領域を被覆する絶縁体から物理的に分離
させるダイシングの前に、改変ＬＬＭエッチング後に容
易に除去される。分離は、クラックが、ダイシング・チ
ャンネル内の絶縁体を経て活性チップ領域に広がるのを
防ぐ。
【００１７】本発明は、２つの好適な実施例に関して述
べたが、当業者は、本発明の趣旨と範囲内で変更して実
施できることを理解するであろう。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ウエハ基板上での集積回路チップの高生産性製造
におけるクラック・ストップ形成方法において、クラッ
ク・ストップ・ラインに沿って金属スタック・ラインを
作成する工程を含み、前記金属スタック・ラインは、前
記ウエハ基板から上位レベル・メタライゼーションまで
達し、接続されたラインとして予め形成されたコンタク
ト・レベルとバイア・レベルとを含む下位レベル・メタ
ライゼーションを有し、かつ、ダイシング・チャンネル
と集積回路チップのチップ領域との間のラインを定める
ことを特徴とするクラック・ストップ形成方法。 （２）前記上位レベル・メタライゼーションは、最終レ
ベル・メタライゼーションとその下側レベルのメタライ
ゼーションとを含み、さらに、前記最終レベル・メタラ
イゼーションの組成と同一または類似の組成の前記下側
レベルのメタライゼーションまで、前記最終レベル・メ
タライゼーションをエッチングすることによってパター
ン形成する工程と、前記最終レベル・メタライゼーショ
ンをパターン形成する時に用いられる延長されたエッチ
ングによって、前記クラック・ストップ・ラインで、前
記下側レベルのメタライゼーションをエッチングする工
程とを含むことを特徴とする上記（１）に記載のクラッ
ク・ストップ形成方法。 （３）ボンドパッド／ヒューズ／クラック・ストップ組
合せエッチングを行って、前記下位レベル・メタライゼ
ーションを開口する工程をさらに含むことを特徴とする
上記（２）に記載のクラック・ストップ形成方法。 （４）前記下位レベル・メタライゼーションの組成が前
記上位レベル・メタライゼーションの組成と異なり、さ
らに、次のエッチング処理を行って前記下位レベル・メ
タライゼーションを前記上位レベル・メタライゼーショ
ンに対して選択的に除去する工程を含むことを特徴とす
る上記（３）に記載のクラック・ストップ形成方法。 （５）半導体ウエハ上に形成された複数の集積回路領域
と、前記集積回路領域間のクラック・ストップ・ライン
に沿った金属スタック・ラインとを備え、前記金属スタ
ック・ラインは、前記半導体ウエハの基板から上位レベ
ル・メタライゼーションまで達し、接続ラインとして予
め形成されたコンタクト・レベルとバイア・レベルとを
含む下位レベル・メタライゼーションを有し、かつ、ダ
イシング・チャンネルと、前記半導体ウエハをダイシン
グすることによって形成された集積回路チップのチップ
領域との間のラインを定めることを特徴とする半導体ウ
エハ構造。 （６）前記上位レベル・メタライゼーションは、最終レ
ベル・メタライゼーションとその下側レベルのメタライ
ゼーションとを含み、前記下側レベルのメタライゼーシ
ョンは、前記最終レベル・メタライゼーションの組成と
同一または類似の組成を有し、前記下位レベル・メタラ
イゼーションの組成は、前記上位レベル・メタライゼー
ションの組成と異なっており、前記上位レベル・メタラ
イゼーションに対して選択的にエッチングできることを
特徴とする上記（５）に記載の半導体ウエハ構造。 （７）前記上位レベル・メタライゼーションがアルミニ
ウムまたはアルミニウム合金を有し、前記下位レベル・
メタライゼーションがタングステンを有することを特徴
とする上記（６）に記載の半導体ウエハ構造。
【図面の簡単な説明】
【図１】最終レベル・メタラジを含む完全な金属スタッ
クを概略的に示す断面図である。
【図２】改変された最終レベル・メタラジ・エッチング
およびヒューズ・エッチングの結果を概略的に示す断面
図である。
【符号の説明】
Ｍ０，Ｍ１，Ｍ２ メタライゼーション・レベル Ｃ１，Ｃ２ バイア・レベル ＣＳ コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレクサンダー・ミトウォルスキー アメリカ合衆国 12603 ニューヨーク州 ポウキープシー プレザント レーン 13 (72)発明者 ジェイムス・ガードナー・ライアン アメリカ合衆国 06470 コネティカット 州 ニュートン ボッグス ヒル ロード 100

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】ウエハ基板上での集積回路チップの高生産
    性製造におけるクラック・ストップ形成方法において、 クラック・ストップ・ラインに沿って金属スタック・ラ
    インを作成する工程を含み、前記金属スタック・ライン
    は、前記ウエハ基板から上位レベル・メタライゼーショ
    ンまで達し、接続されたラインとして予め形成されたコ
    ンタクト・レベルとバイア・レベルとを含む下位レベル
    ・メタライゼーションを有し、かつ、ダイシング・チャ
    ンネルと集積回路チップのチップ領域との間のラインを
    定めることを特徴とするクラック・ストップ形成方法。
  2. 【請求項２】前記上位レベル・メタライゼーションは、
    最終レベル・メタライゼーションとその下側レベルのメ
    タライゼーションとを含み、 さらに、前記最終レベル・メタライゼーションの組成と
    同一または類似の組成の前記下側レベルのメタライゼー
    ションまで、前記最終レベル・メタライゼーションをエ
    ッチングすることによってパターン形成する工程と、 前記最終レベル・メタライゼーションをパターン形成す
    る時に用いられる延長されたエッチングによって、前記
    クラック・ストップ・ラインで、前記下側レベルのメタ
    ライゼーションをエッチングする工程とを含むことを特
    徴とする請求項１記載のクラック・ストップ形成方法。
  3. 【請求項３】ボンドパッド／ヒューズ／クラック・スト
    ップ組合せエッチングを行って、前記下位レベル・メタ
    ライゼーションを開口する工程をさらに含むことを特徴
    とする請求項２記載のクラック・ストップ形成方法。
  4. 【請求項４】前記下位レベル・メタライゼーションの組
    成が前記上位レベル・メタライゼーションの組成と異な
    り、 さらに、次のエッチング処理を行って前記下位レベル・
    メタライゼーションを前記上位レベル・メタライゼーシ
    ョンに対して選択的に除去する工程を含むことを特徴と
    する請求項３記載のクラック・ストップ形成方法。
  5. 【請求項５】半導体ウエハ上に形成された複数の集積回
    路領域と、 前記集積回路領域間のクラック・ストップ・ラインに沿
    った金属スタック・ラインとを備え、前記金属スタック
    ・ラインは、前記半導体ウエハの基板から上位レベル・
    メタライゼーションまで達し、接続ラインとして予め形
    成されたコンタクト・レベルとバイア・レベルとを含む
    下位レベル・メタライゼーションを有し、かつ、ダイシ
    ング・チャンネルと、前記半導体ウエハをダイシングす
    ることによって形成された集積回路チップのチップ領域
    との間のラインを定めることを特徴とする半導体ウエハ
    構造。
  6. 【請求項６】前記上位レベル・メタライゼーションは、
    最終レベル・メタライゼーションとその下側レベルのメ
    タライゼーションとを含み、前記下側レベルのメタライ
    ゼーションは、前記最終レベル・メタライゼーションの
    組成と同一または類似の組成を有し、前記下位レベル・
    メタライゼーションの組成は、前記上位レベル・メタラ
    イゼーションの組成と異なっており、前記上位レベル・
    メタライゼーションに対して選択的にエッチングできる
    ことを特徴とする請求項５記載の半導体ウエハ構造。
  7. 【請求項７】前記上位レベル・メタライゼーションがア
    ルミニウムまたはアルミニウム合金を有し、前記下位レ
    ベル・メタライゼーションがタングステンを有すること
    を特徴とする請求項６記載の半導体ウエハ構造。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359158B1 (ko) * 1999-12-30 2002-10-31 주식회사 하이닉스반도체 반도체소자의 퓨즈 형성방법
US6495918B1 (en) * 2000-09-05 2002-12-17 Infineon Technologies Ag Chip crack stop design for semiconductor chips

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834829A (en) * 1996-09-05 1998-11-10 International Business Machines Corporation Energy relieving crack stop
US5789302A (en) * 1997-03-24 1998-08-04 Siemens Aktiengesellschaft Crack stops
US6486526B1 (en) * 1999-01-04 2002-11-26 International Business Machines Corporation Crack stop between neighboring fuses for protection from fuse blow damage
DE19961790C1 (de) 1999-12-21 2001-05-10 Infineon Technologies Ag Anordnung zur Abtrennung eines Halbleiterbausteines aus einem Halbleiterwafer
US6295721B1 (en) 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
US20050230005A1 (en) * 2003-06-25 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Test pad for reducing die sawing damage
US20040262762A1 (en) * 2003-06-25 2004-12-30 Ming-Shuoh Liang Method of providing via in a multilayer semiconductor device
US20050026397A1 (en) * 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
US7276440B2 (en) * 2003-12-12 2007-10-02 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of a die oxide ring
US8137791B2 (en) * 2007-12-12 2012-03-20 International Business Machines Corporation Fuse and pad stress relief
US9331019B2 (en) * 2012-11-29 2016-05-03 Infineon Technologies Ag Device comprising a ductile layer and method of making the same
US9305887B2 (en) 2013-06-05 2016-04-05 United Microelectronics Corp. Seal ring structure with a v-shaped dielectric layer conformally overlapping a conductive layer
JP6406138B2 (ja) 2014-07-18 2018-10-17 株式会社デンソー 半導体装置およびその製造方法
KR102334377B1 (ko) 2015-02-17 2021-12-02 삼성전자 주식회사 실링 영역 및 디커플링 커패시터 영역을 포함하는 반도체 소자
TWI637462B (zh) * 2017-11-15 2018-10-01 奕力科技股份有限公司 晶圓結構
US12100670B2 (en) 2021-03-26 2024-09-24 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure and semiconductor structure
CN113078109B (zh) * 2021-03-26 2022-11-25 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232256A (ja) * 1992-12-29 1994-08-19 Internatl Business Mach Corp <Ibm> 半導体デバイスのクラックストップ形成方法及び半導体デバイス

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575795B2 (ja) * 1988-04-28 1997-01-29 富士通株式会社 半導体装置の製造方法
US5096855A (en) * 1988-05-23 1992-03-17 U.S. Philips Corporation Method of dicing semiconductor wafers which produces shards less than 10 microns in size
US5414297A (en) * 1989-04-13 1995-05-09 Seiko Epson Corporation Semiconductor device chip with interlayer insulating film covering the scribe lines
US5206181A (en) * 1991-06-03 1993-04-27 Motorola, Inc. Method for manufacturing a semiconductor device with a slotted metal test pad to prevent lift-off during wafer scribing
US5420455A (en) * 1994-03-31 1995-05-30 International Business Machines Corp. Array fuse damage protection devices and fabrication method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232256A (ja) * 1992-12-29 1994-08-19 Internatl Business Mach Corp <Ibm> 半導体デバイスのクラックストップ形成方法及び半導体デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359158B1 (ko) * 1999-12-30 2002-10-31 주식회사 하이닉스반도체 반도체소자의 퓨즈 형성방법
US6495918B1 (en) * 2000-09-05 2002-12-17 Infineon Technologies Ag Chip crack stop design for semiconductor chips

Also Published As

Publication number Publication date
JP3204158B2 (ja) 2001-09-04
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EP0806795A3 (en) 1997-11-26
DE69714134D1 (de) 2002-08-29
EP0806795B1 (en) 2002-07-24
EP0806795A2 (en) 1997-11-12

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