KR19990018323A - 반도체 장치의 다층의 안티퓨즈(Antifuse) 제조방법 - Google Patents

반도체 장치의 다층의 안티퓨즈(Antifuse) 제조방법 Download PDF

Info

Publication number
KR19990018323A
KR19990018323A KR1019970041490A KR19970041490A KR19990018323A KR 19990018323 A KR19990018323 A KR 19990018323A KR 1019970041490 A KR1019970041490 A KR 1019970041490A KR 19970041490 A KR19970041490 A KR 19970041490A KR 19990018323 A KR19990018323 A KR 19990018323A
Authority
KR
South Korea
Prior art keywords
conductor
forming
insulating layer
layer
plug
Prior art date
Application number
KR1019970041490A
Other languages
English (en)
Other versions
KR100246191B1 (ko
Inventor
김진수
장근호
민경조
윤형식
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019970041490A priority Critical patent/KR100246191B1/ko
Publication of KR19990018323A publication Critical patent/KR19990018323A/ko
Application granted granted Critical
Publication of KR100246191B1 publication Critical patent/KR100246191B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 전도체와 전도체 사이에 형성되어 일정 이상의 과전압이 가해지면 도통되는 반도체 장치의 안티퓨즈 제조방법에 관한 것으로, 기판 상에 제 1전도체를 형성하는 공정과; 기판 상에 제 1 전도체를 덮는 절연층을 형성하는 단계와, 절연층을 패터닝하여 제 1 전도체의 소정 부분을 노출시키는 접촉홀을 형성하는 단계와, 접촉홀 내에 제 1전도체와 접촉된 플러그를 형성하는 단계와, 절연층 상에 플러그를 덮는 유전체층을 형성하는 단계, 절연층 상에 유전체층을 덮도록 제 2 전도체를 형성하는 단계로 이루어진 제 2 공정과; 제 2 공정을 적어도 2번 반복하여 수행하는 제 3 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 안티퓨즈를 적층하여 형성함으로써 안티퓨즈 어레이가 차지하는 면적을 줄임에 따라 전체 칩의 면적을 줄이고 안티퓨즈의 효율성을 증가시킬 수 있는 잇점이 있다.

Description

반도체 장치의 다층의 안티퓨즈(Antifuse) 제조방법
본 발명은 반도체 장치의 안티퓨즈(Antifuse) 제조방법에 관한 것으로써, 특히 제조가 용이하고 사이즈 축소화가 가능하도록 적층하기에 적당한 반도체 장치의 다층의 안티퓨즈 제조방법에 관한 것이다.
반도체 장치에서 안티퓨즈는 소자 제조 공정이 완료된 후에 외부에서 메모리 소자 등의 프로그램을 할 수 있도록 동작하는 것으로써 전도체 사이에 일정전압 이상을 가하면 도통되는 비정질실리콘과 같은 유전체층을 사용한 구조이며, 반도체 기억장치의 에프피지에이(FPGA ; Field Programmable Gate Array)에 적용된다.
제 1 A 내지 도 1D 는 종래의 반도체 장치의 안티퓨즈의 제조공정도이다.
도 1A를 참조하면, 기판(100) 상에 TiN/Al/TiW 합금을 순차적으로 증착한 후 패터닝하여 소정간격인 제 1금속배선(101)을 형성한다.
상기에서 기판(100)은 반도체기판에 불순물 확산영역(도시되지 않음)이 형성되거나, 또는, 하부의 다른 배선(도시되지 않음)이 형성된 구조를 가지며, 이 확산영역 또는 하부의 다른 배선은 제 1 금속배선(101)과 접촉되어 전기적으로 연결된다.
이 후, 이 제 1금속배선(101)은 메모리소자 등에 접촉된다.
이어서, 제 1금속배선(101) 상에 각각의 제 1 금속배선 사이의 갭(gap)을 채워 표면을 평탄화하기 위해 SOG(Spin On Glass)를 이용하는 데, 유기물질인 SOG 는 하층의 무기물질을 부식시킬 우려가 있기 때문에 그 사이에 절연층을 형성한 후, 도포한다. 즉, 제 1금속배선(101) 상에 갭을 얇게 채우도록 소정두께의 제 1절연층(102)을 형성한다.
다음에, 제 1절연층(102) 상에 제 1금속배선 사이의 갭을 완전히 채우도록 SOG(Spin On Glass) (104)를 도포하여 제 1금속배선(101)의 표면을 평탄화한 후, 제 1절연층(102) 상에 충분한 두께로 제 2절연층(106)을 형성한다.
이 후, 제 2절연층(106) 상에 제 1금속배선(101)을 노출시키는 접촉홀(H, H-1)을 형성한다.
도 1B를 참조하면, 접촉홀(H, H-1) 내에 베리어메탈층(108)을 형성한 후, 베리어메탈층(108)이 형성된 접촉홀(H)을 채우도록 스퍼터링(sputtering) 방법을 이용하여 텅스텐(W)을 증착하여 프러그(plug)(110)를 형성한다.
이 때, 베리어메탈층(108)은 하층의 제 1금속배선(101)과 플러그(110) 간의 부착력이 좋지 못한 점을 보완하기 위한 것이다.
도 1C를 참조하면, 제 2절연층(106) 상에 비정질실리콘을 증착한 후, 포토리쏘 그래피 방법으로 플러그(110)를 덮는 유전체층(112)을 형성한다.
도 1D를 참조하면, 유전체층(112)이 형성된 제 2절연층(106) 상에 스퍼터링 방법에 의해 제 2금속층을 형성한 다음, 포토리소그래피 방법을 적용하여 유전체층(112)을 덮는 제 2금속배선(114)을 형성한다.
여기에서, 접촉홀(H, H-1)과 접촉홀에 충전된 플러그(110, 111) 및 제 2금속배선(114)은 제 1금속배선(101)과의 전기적 연결을 위한 것이다.
상기에서, 유전체층(112)을 비정질실리콘으로 사용할 경우, 프로그램 시, 일정이상의 과전압을 가했을 때 비정질실리콘의 실리사이드화를 위해 제 플러그(110, 111) 또는 제 2금속배선(114) 중 적어도 하나는 실리콘과 반응하여 실리사이드를 형성하는 금속으로 형성하여야 한다.
상기에서 형성된 종래의 유전체층은 안티퓨즈로, 제 1금소배선(101)과 제 2금속배선(114)에 일정이상의 과전압을 걸어주면, 제 2금속배선(114)과 접촉되는 비정질실리콘의 네 모서리 부분이 실리사이드화된다.
그리고 실리사이드화된 비정질실리콘인 안티퓨즈에 의해 하부의 제 1금속배선(101)과 상부의 제 2금속배선(114)이 전기적으로 도통하게 된다.
그러나, 종래의 안티퓨즈의 제조방법에는 하나의 안티퓨즈를 하나의 메모리 소자에 연결시키어 프로그팸할 수 있도록 동작되므로, 안티퓨즈 어레이 면적이 커지며, 그에 따라 칩면적이 커지는 문제점이 발생되었다.
이와 같은 문제점을 개선하기 위해 안출된 것으로써, 본 발명의 목적은 안티퓨즈의 사이즈를 축소가 가능한 반도체 장치의 안디퓨즈 제조방법을 제공하려는 것이다.
상술한 목적을 달성하기 위한 본 발명의 반도체 장치의 다층의 안티퓨즈 제조방법은 전도체와 전도체 사이에 형성되어 일정 이상의 과전압이 가해지면 도통되는 반도체 장치의 안티퓨즈 제조방법에 관한 것으로, 기판 상에 제 1전도체를 형성하는 공정과; 기판 상에 제 1 전도체를 덮는 절연층을 형성하는 단계와, 절연층을 패터닝하여 제 1 전도체의 소정 부분을 노출시키는 접촉홀을 형성하는 단계와, 접촉홀 내에 제 1전도체와 접촉된 플러그를 형성하는 단계와, 절연층 상에 플러그를 덮는 유전체층을 형성하는 단계, 절연층 상에 유전체층을 덮도록 제 2 전도체를 형성하는 단계로 이루어진 제 2 공정과; 제 2 공정을 적어도 2번 반복하여 수행하는 제 3 공정을 구비한 것이 특징이다.
도 1A 내지 도 1D 는 종래기술에 따른 반도체장치의 안티퓨즈 제조공정을 도시한 단면도.
도 2A 내지 도 2E 는 본 발명에 따른 반도체 장치의 안티퓨즈 제조공정을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
100, 114, 200, 214, 222. 금속배선 102, 202. 제 1절연층
104, 204. SOG 106, 206. 제 2절연층
108, 208, 216. 베리어메탈층 110, 111, 210, 211. 플러그
112, 212, 220. 유전체층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2A 내지 도 2E 는 본 발명에 따른 다층의 안티퓨즈 제조공정도이다.
도 2A를 참조하면, 기판(200) 상에 TiN/Al/TiW 합금을 순차적으로 증착한 후 패터닝하여 소정간격인 제 1금속배선(201)을 형성한다.
상기에서 기판(200)은 반도체기판에 불순물 확산영역(도시되지 않음)이 형성되거나, 또는, 하부의 다른 배선(도시되지 않음)이 형성된 구조를 가지며, 이 확산영역 또는 하부의 다른 배선은 제 1 금속배선(201)과 접촉되어 전기적으로 연결된다.
이 후, 이 제 1급속배선(201)은 메모리소자 등에 접촉된다.
다음에, 제 1금속배선(201) 상에 제 1금속배선 사이에 형성된 좁은 폭의 갭을 채워 표면을 평탄화하기 위해서는 SOG를 이용하는 데, 유기물질인 SOG 는 하층의 무기물질을 부식시킬 수 있으므로, 하층을 노출시키는 갭 사이에 절연층을 형성한 후, SOG를 증착하여 제 1금속배선 사이의 갭을 채워 표면을 평탄화한다.
즉, 제 1금속배선(201) 상에 갭을 얇게 채우도록 제 1절연층(202)을 형성한다. 다음에, 제 1절연층(202) 상에 갭을 완전히 채우도록 SOG를 도포한 후, 표면을 평탄화한다.
이어서, 제 1절연층(202) 상에 충분한 두께의 제 2절연층(206)을 형성한 후, 제 1금속배선(201)을 노출시키는 제 1접촉홀(H-2, H-3)을 형성한다.
도 2B를 참조하면, 제 2절연층(206) 상에 제 1접촉홀(H-2, H-3)을 얇게 채우도록 제 1베리어메탈층(208)을 형성한다. 이 후, 제 1베리어메탈층(208) 상에 제 1접촉홀(H-2, H-3)을 채우도록 텅스텐을 스퍼터링 방법으로 증착하여 상기 제 1접촉홀(H-2, H-3)에 제 1베리어메탈층(208)과 텅스텐의 적층층이 충전되도록 한다. 그런 후, 제 1접촉홀(H-2, H-3) 외 부위의 제 1베리어메탈층(208)과 텅스텐을 제거하여 제 1플러그(210, 211)를 형성한다.
다음에, 제 1플러그(210, 211)이 형성된 제 2절연층(206) 상에 비정질실리콘을 증착한 후, 제 1플러그(210)를 덮도록 포토리쏘그래피 방법으로 제 1유전체층(212)을 형성한다.
이어서, 노출된 제 2절연층(206) 상에 제 2금속층을 형성한 후, 포토리쏘그래피 방법을 적용하여 제 1유전체층(212) 및 플러그(211)를 덮는 제 2금속배선(214)을 형성한다. 여기에서, 제 1접촉홀(H-2, H-3)과 제 1접촉홀에 충전된 제 1플러그(210) 및 제 2금속배선(214)은 제 1금속배선(201)과의 전기적 연결을 위한 것이다.
상기에서, 제 1유전체층(212)을 비정질실리콘으로 사용할 경우, 일정 이상의 과전압을 가했을 때 비정질실리콘을 실리사이드화시키기 위해 제 1플러그(210) 또는 제2금속배선(214) 중 적어도 하나는 실리콘과 반응하여 실리사이드를 형성하는 금속으로 형성하여야 한다.
이 유전체층(212)은 이 후에 과전압을 걸어주게 되면 전기적으로 도통하게 되는 안티퓨즈가 된다.
도 2C를 참조하면, 제 2금속배선(214) 상에 제 1접촉홀(H-3)과 대응되는 제 2접촉홀(H-4)을 형성한다.
도 2D를 참조하면, 제 2접촉홀(H-4) 내에 얇게 채우도록 제 2베리어메탈층(216)을 형성한다. 그리고 제 2베리어메탈층(216) 상에 제 2접촉홀(H-4)을 완전히 채우도록 스퍼터링 방법을 이용하여 텅스텐을 증착하여 상기 제 2접촉홀(H-4)에 제 2베리어메탈층(216)과 텅스텐의 적층층이 충전되도록 한다. 그런 후, 제 2접촉홀(H-4)의 부위의 제 2베리어메탈층(216)과 텅스텐을 제거하여 제 2플러그(218)를 형성한다.
도 2E를 참조하면, 제 2플러그(218)가 형성된 제 2금속배선(214) 상에 비정질 실리콘을 증착한 후, 제 2플러그(218)을 덮도록 포토리쏘그래피 방법을 적용하여 제 2유전체층(220)을 형성한다.
다음에, 제 2금속배선(214) 상에 제 2금속층을 형성한 후, 제 2유전체층(220)을 덮도록 포토리쏘그래피 방법을 적용하여 제 3금속배선(222)을 형성한다.
여기에서, 제 2접촉홀(H-4)과 제 2접촉홀에 충전된 제 2플러그(218) 및 제 3금속배선(222)은 제 2금속배선(214)과의 전기적 연결을 위한 것이다.
상기에서, 제 2유전체층(220)을 비정질실리콘으로 사용할 경우, 제 1유전체층(212)과 마찬가지로, 프로그램시 전압을 가했을 때 비정질실리콘의 실리사이드화를 위해 제 2플러그(218) 또는 제 3금속배선(222) 중 적어도 하나는 실리콘과 반응하여 실리사이드를 형성하는 금속으로 형성하여야 한다.
이 제 2유전체층(220)에 일정 이상의 과전압을 걸어주게 되면 제 2금속배선(214)과 제 3금속배선(222)을 전기적으로 도통시키는 역할을 하는 안티퓨즈가 된다.
본 발명의 반도체 장치의 안티퓨즈의 동작은 종래와 같게, 외부에서 메모리소자등의 프로그램을 위해 전압을 제1금속배선(201)와 제 2금속배선(214)에 가하면 제1유전체층(212)인 비정질실리콘이 실리사이드화되어 도통되게 된다.
그리고 전기적으로 도통된 제 2금속배선(214)은 제 2유전체층(220)인 비정질실리콘이 실리사이드화되어 제 3금속배선(222)과 도통하게 된다.
따라서, 제 1유전체층(212)과 제 2유전체층(220)을 통하여 제 1금속배선(201) 및 제 2금속배선(214) 및 제 3금속배선(222)이 서로 전기적으로 도통하게 된다.
상술한 바와 같이, 본 발명의 반도체 장치의 다층의 안티퓨즈 제조방법에서는 다층의 안티퓨즈를 적층하여 형성함에 따라, 안티퓨즈 어레이가 차지하는 면적을 줄임으로써 전체 칩의 면적을 줄이고 안티퓨즈의 효율성을 증가시킬 수 있는 잇점이 있다.

Claims (4)

  1. 전도체와 전도체 사이에 형성되어 일정 이상의 과전압이 가해지면 도통되는 반도체 장치의 안티퓨즈를 제조하는 방법에 있어서, 기판 상에 제 1전도체를 형성하는 공정과; 상기 기판 상에 상기 제 1 전도체를 덮는 절연층을 형성하는 단계와, 상기 절연층을 패터닝하여 상기 제 1 전도체의 소정 부분을 노출시키는 접촉홀을 형성하는 단계와, 상기 접촉홀 내에 상기 제 1전도체와 접촉된 플러그를 형성하는 단계와, 상기 절연층 상에 상기 플러그를 덮는 유전체층을 형성하는 단계, 상기 절연층 상에 상기 유전체층을 덮도록 제 2 전도체를 형성하는 단계로 이루어진 제 2 공정과; 상기 제 2 공정을 적어도 2번 반복하여 수행하는 제 3 공정을 구비하는 반도체 장치의 다층의 안티퓨즈 제조방법.
  2. 청구항 1에 있어서, 상기 유전체층을 비정질실리콘으로 형성하는 것이 특징인 반도체 장치의 다층의 안티퓨즈 제조방법.
  3. 청구항 1에 있어서, 상기 플러그를 상기 베리어메탈층과 텅스텐의 적층된 구조로 형성하는 것이 특징인 반도체 장치의 다층의 안티퓨즈의 제조방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 플러그의 형성은, 상기 접촉홀 부위를 포함한 절연층 상에 베리어메탈층과 텅스텐을 순차로 형성하여 상기 접촉홀에 상기 베리어메탈층과 텅스텐의 적층층이 충전되도록 하고, 상기 접촉홀 외 부위의 베리어메탈층과 텅스텐을 제거하여 형성하는 것이 특징인 반도체 장치의 다층의 안티퓨즈 제조방법.
KR1019970041490A 1997-08-27 1997-08-27 반도체 장치의 다층의 안티퓨즈 제조방법 KR100246191B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970041490A KR100246191B1 (ko) 1997-08-27 1997-08-27 반도체 장치의 다층의 안티퓨즈 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970041490A KR100246191B1 (ko) 1997-08-27 1997-08-27 반도체 장치의 다층의 안티퓨즈 제조방법

Publications (2)

Publication Number Publication Date
KR19990018323A true KR19990018323A (ko) 1999-03-15
KR100246191B1 KR100246191B1 (ko) 2000-03-15

Family

ID=19518834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970041490A KR100246191B1 (ko) 1997-08-27 1997-08-27 반도체 장치의 다층의 안티퓨즈 제조방법

Country Status (1)

Country Link
KR (1) KR100246191B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359158B1 (ko) * 1999-12-30 2002-10-31 주식회사 하이닉스반도체 반도체소자의 퓨즈 형성방법
KR100620705B1 (ko) * 2004-12-31 2006-09-13 동부일렉트로닉스 주식회사 유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359158B1 (ko) * 1999-12-30 2002-10-31 주식회사 하이닉스반도체 반도체소자의 퓨즈 형성방법
KR100620705B1 (ko) * 2004-12-31 2006-09-13 동부일렉트로닉스 주식회사 유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법

Also Published As

Publication number Publication date
KR100246191B1 (ko) 2000-03-15

Similar Documents

Publication Publication Date Title
US6124194A (en) Method of fabrication of anti-fuse integrated with dual damascene process
US4914055A (en) Semiconductor antifuse structure and method
US5493146A (en) Anti-fuse structure for reducing contamination of the anti-fuse material
US5904507A (en) Programmable anti-fuses using laser writing
KR970060499A (ko) 반도체 메모리 장치 및 그 제조 방법
JPH0722513A (ja) 半導体装置及びその製造方法
US20060017153A1 (en) Interconnections of semiconductor device and method of forming the same
WO1995027309A1 (en) A multilayered antifuse with intermediate metal layer and method of manufacture therefor
US6465282B1 (en) Method of forming a self-aligned antifuse link
US5789796A (en) Programmable anti-fuse device and method for manufacturing the same
KR100246191B1 (ko) 반도체 장치의 다층의 안티퓨즈 제조방법
US20070057376A1 (en) Semiconductor device and method for fabricating the same
KR100205340B1 (ko) 안티퓨즈의 구조 및 제조 방법
US6285068B1 (en) Antifuses and method of fabricating the same
JPH06163702A (ja) プログラム可能コンタクト構成体及び方法
KR100790293B1 (ko) 반도체 소자 및 그 제조 방법
KR100883041B1 (ko) 반도체 소자 및 그 제조 방법
US6979643B2 (en) Interlayer connections for layered electronic devices
KR0177405B1 (ko) 반도체 장치의 안티퓨즈 및 그 제조방법
KR100227071B1 (ko) 안티퓨즈를 이용한 배선방법
KR0179283B1 (ko) 안티퓨즈의 구조 및 제조방법
KR100244255B1 (ko) 안티퓨즈 및 그 제조방법
JP2007214284A (ja) 半導体装置
KR100215852B1 (ko) 안티퓨즈의 구조 및 제조방법
JP3391447B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee