KR970060499A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 콘택트 패트가 손상되는 것을 방지할 수 있는 적층 커패시터 구조를 가진 메모리 셀들을 포함하는 반도체 메모리 장치를 기술하고 있다. 본 장치는 반도체 기판 상에 형성된 메모리 셀 영역 및 주변 회로 영역을 포함한다. 제1 및 제2관통 홀을 갖는 층간 절연층은 전체 기판을 덮도록 형성된다. 커패시터는 하부 및 상부 전극과 이들 전극들 사이에 위치한 유전체를 가진다. 하부 전극은 제1관통 홀을 통해 제1소자에 전기적으로 접속된다. 주변 회로 각각은 제2소자, 상기 제2소자에 전기적으로 접속된 콘택트 패드, 상기 콘택트 패드를 덮도록 형성된 패드 절연층, 상기 패드 절연층 상에 형성된 패트 보호층, 및 상기 패드 보호층 및 패드 절연층을 관통하는 콘택트 패드에 전기적으로 접속되는 상호 접속 도선을 구비한다. 상기 콘택트 패드는 제2관통 홀을 통해 상기 제2소자에 전기적으로 접속된다. 상기 하부 전극 및 상기 콘택트 패드는 동일 도전층을 사용하여 제조된다. 상기 유전체와 상기 패드 절연층은 동일 절연층을 사용하여 제조된다. 상기 상부 전극 및 상기 패드 보호층은 동일 도전층을 사용하여 제조된다.

Description

반도체 메모리 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도는 제1a도~제1f도에 도시된 종래의 제조 방법에 의한 공통 상부 전극 또는 셀 플레이트 전극을 위한 폴리실리콘 층의 에칭 처리 동안의 단면도.
제2b도는 제1a도~제1f도에 도시된 종래의 제조 방법에 의한 주변 영역 내의 콘택트 패드들의 손상을 도시하는 단면도.
제3도는 본 발명의 제1실싱몌에 따른 반도체 메모리 장치를 도시하는 단면도.

Claims (7)

  1. 반도체 기판 상에 형성되어 메모리 셀들을 갖는 메모리 셀 영역, 상기 반도체 기판 상에 형성되어 상기 메모리 셀들을 구동하기 위해 주변 회로를 갖는 주변 회로 영역, 상기 반도체 기판 전체를 덮도록 형성되되, 다수의 제1관통 홀 및 다수의 제2관통 홀을 갖는 층간 절연층을 구비하며, 상기 메모리 셀 각각은 상기 반도체 기판 상에 형성되되, 상기 층간 절연층 아래 위치한 제1소자와, 상기 제1소자 상에 적층되게 형성되되, 상기 층간 절연층상에 위치한 커패시터를 가지며, 상기 커패시터는 상기 층간 절연층의 상기 다수의 제1관통 홀 각을 통해 상기 제1소자에 전기적으로 접속되어 있는 하부 전극, 상부 전극, 및 상기 하부 전극과 상부 전극 사이에 위치한 유전체를 가지고, 상기 주변 회로들 각각은 상기 반도체 기판상에 형성된 제2소자, 상기 제2소자에 전기적으로 접속된 콘택트 패드, 상기 콘택트 패드를 덮도록 형성된 패드 절연층, 상기 콘택트 패드를 덮도록 상기 패드 절연층 상에 형성된 패드 보호층, 상기 패드 보호층과 상기 패드 절연층을 관통하는 콘택트홀을 통해 상기 콘택트 패드에 전기적으로 접속된 상호 접속 도선(interconnection conductor)을 가지며, 상기 제2소자는 상기 층간 절연층 아래에 위치하며, 상기 패드 절연층, 상기 패드 보호층 및 상기 상호 접속 도선은 상기 층간 절연층 위에 위치하고, 상기 콘택트 패드는 상기 층간 절연층의 상기 제2관통 홀을 통해 상기 제2소자에 전기적으로 접속되며, 상기 커패시터의 하부 전극 및 상기 콘택트 패드는 동일한 도전층을 사용하여 제조되며, 상기 커패시터의 상기 유전체 및 상기 패드 절연층은 동일한 절연층을 사용하여 제조된고, 상기 커패시터의 상기 상부 전극 및 상기 패드 보호층은 동일한 도전층을 사용하여 제조되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 패드 보호층은 상기 콘택트 패드를 다른 콘택트 패드 또는 다른 상호 접속 도선에 전기적으로 접속하기 위해 사용되는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 패드 보호층은 내열성 금속 실리사이드 서브 층 또는 내열성 금속층 및 폴리실리콘 층을 포함한 합성 구조를 갖는 반도체 메모리 장치.
  4. 메모리 셀 영역 내에 위치한 다수의 제1소자 및 주변 회로 영역 내에 위치한 다수의 제2소자를 형성하는 제1단계, 상기 메모리 셀 영역 내에 위치한 다수의 제1관통 홀과 상기 주변 회로 영역 내에 위치한 다수의 제2관통 홀을 갖는 제1층간 절연층을 상기 반도체 기판전체에 걸쳐 상기 다수의 제1 및 제2소자들을 덮도록 형성하는 제2단계, 상기 메모리 셀 영역의 상기 다수의 제1관통 홀을 통해 상기 다수의 제1소자들에 전기적으로 접속되고 상기 주변 회로 영역의 상기 다수의 제2관통 홀을 통해 상기 다수의 제2소자들에 전기적으로 접속되는 제1도전층을 상기 제1층간 절연층 상에 형성하는 제3단계, 상기 제1도전층을 패터닝하여, 상기 반도체 셀 영역 내에 상기 다수의 제1관통 홀을 통해 상기 다수의 제1소자에 전기적으로 접속되는 커패시터의 하부 전극들을 형성하고, 상기 주변 회로 영역 내에 상기 다수의 제2관통 홀을 통해 상기 다수의 제2소자에 전기적으로 접속되는 콘택트 패드를 형성하는 제4단계, 상기 반도체 기판 전체에 걸쳐 상기 하부 전극 및 상기 콘택트 패트를 덮도록 절연층을 형성하는 제5단계, 상기 반도체 기판 전체에 걸쳐 상기 절연층 상에 제2도전층을 형성하는 제6단계, 상기 절연층 및 상기 제2도전층을 패터닝하여, 상기 메모리 셀 영역 내에 유전체 층 및 상기 커패시터의 상부 전극들을 형성하고, 상기 주변 외로 영역 내에 패드 절연층 및 패드 보호층을 형성하는 제7단계, 상기 반도체 기판 전체에 걸쳐 상기 커패시터의 상기 상부 전극 및 상기 패드 보호층을 덮도록 제2절연층을 형성하는 제8단계, 상기 주변 회로 영역내에 상기 패드 절연층 및 상기 패드 보호층을 관통하는 콘택트 홀들을 형성하여, 상기 각각의 콘택트 패드를 노출시키는 9단계, 및 상기 대응 콘택트 홀들을 통해 상기 콘택트 패드와 접촉되어 전기적으로 접속되는 상호 접속 도선들을 형성하는 제10단계로 이루어진 반도체 메모리 장치 제조 방법.
  5. 제4항에 있어서, 상기 제7단계에서, 상기 절연층 및 상기 제2도전층은 상기 주변 회로 영역내의 상기 콘택트 패드 중 인접하는 2개의 콘택트 패드 사이에 연속되게 패터닝되는 반도체 메모리 장치 제조 방법.
  6. 제4항에 있어서, 상기 제6단계와 제7단계 사이에 상기 제2도전층 상에 금속층을 형성하는 단계를 더 포함하는 반도체 메모리 장치 제조 방법.
  7. 제4항에 있어서, 상기 제6단계와 제7단계 사이에 상기 제2도전층 상에 금속층을 형성하는 단계와 그렇게 형성된 상기 금속층을 사용하여 상기 제2도전층 상에 실리사이드층을 형성하는 단계를 부가적으로 더 포함하는 반도체 메모리 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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