KR920702556A - 반도체장치및 그 제조방법 - Google Patents

반도체장치및 그 제조방법

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KR920702556A KR1019920700804A KR920700804A KR920702556A KR 920702556 A KR920702556 A KR 920702556A KR 1019920700804 A KR1019920700804 A KR 1019920700804A KR 920700804 A KR920700804 A KR 920700804A KR 920702556 A KR920702556 A KR 920702556A
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Abstract

내용 없음

Description

반도체장치및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 유전체적으로 격리된 반도체구조 전체에 하나 이상의 전압을 분배하는데 사용되는 본 발명의 실시예의 평면도를 개략적으로 나타낸 도면, 제2도는 연속적인 유전체 도포 트렌치그리드 패턴(continuous dielectric-coated trench grid pattern)에 의해 일정간격을 두고 유전체적으로 격리된 섬(iland)들의 매트릭스(matrix)로 세분화된 SOI(Silicon On Isulator)의 구조의 횡단면도.

Claims (57)

  1. 트렌치패턴에 의해 복수의 소정간격을 갖는 섬으로 세분화되어 전기적으로 서로 격리되고, 제1섬이 제2섬의 제2접촉영역에 전기적으로 접속되는 제1접촉영역을 갖도록 한 반도체기판과, 상기 제1및 제2접촉영역 사이에 상기 반도체기판의 표면상에 놓여있는 제1도전층과, 상기 제1도전층의 아래에 있고 아울러 상기 트렌치패턴내의 제1및 제2위치에 연장하는 상기 제트렌치 패턴의 적어도 제1부분에 형성된 도전물질과, 상기 트렌치내의 제1접촉영역과 제1위치사이에 그리고 상기 트렌치내의 제2접촉영역과 제2위치사이에 각기 전기적으로 접속하게 하는 제2및 제3도전층을 구비한 반도체장치.
  2. 제1항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 또는 도프되지 않은 폴리실리콘을 포함하는 반도체장치.
  3. 제1항에 있어서, 상기 도전물질은 금속을 포함하는 반도체장치.
  4. 제1항에 있어서, 상기 도전물질은 실리사이드를 포함하는 반도체장치.
  5. 제1항에 있어서, 상기 트렌치패턴은 유전체적으로 도프된 트렌치패턴인 반도체장치.
  6. 제1항에 있어서, 상기 도전물질의 상기 트렌치패턴의 제1부분의 저항 성분을 효과적으로 감소하기 위한 내화금속을 함유한 반도체 장치.
  7. 제6항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 또는 도프되지 않은 폴리실리콘을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 내화금속을 함유한 상기 도전물질의 상기 부분은 상기 폴리실리콘의 상부표면 부분 상에 놓여 있는 반도체장치.
  9. 제6항에 있어서, 상기 트렌치패턴은 유전체적으로 도프된 트렌치패턴인 반도체장치.
  10. 제9항에 있어서, 상기 내화금속을 함유한 상기 도전물질의 상기 부분은 상기 트렌치패턴내의 유전체물질과 접촉하되, 상기 폴리실리콘이 상기 도전물질이 상기 부분상에 형성되어 있는 반도체장치.
  11. 제1항에 있어서, 상기 도전물질은 상기 제1부분이외에 다른 상기 트렌치패턴의 부분을 통해 형성되어 있고 그리고 제1설정전압을 받기 위해 접속된 반도체장치.
  12. 제11항에 있어서, 부가적 도전물질은 상기 제1부분이외에 상기 트렌치패턴의 다른 부분에 형성되어 있되, 서로 전기적으로 격리되어 있고, 그리고 제2설정전압을 받기 위해 접속되어 있는 반도체장치.
  13. 제1항에 있어서, 상기 트렌치패턴은 격자패턴(grid pattern)의 형상이고 그리고 상기 반도체기판을 소정간격의 패트릭스를 갖고 전기적으로 격리된 섬으로 세분화되는 반도체장치.
  14. 제13항에 있어서, 상기 격자패턴은 소정 전압을 받기 위해 접속된 연속적인 격자모양으로 도전물질인 반도체 장치.
  15. 상기 연속적인 트렌치 격자패턴을 소정 간격을 갖고 전기적으로 격리된 섬의 매트릭스로 세분화된 반도체기판과, 정기적으로 설정기준전압에 접속될 각 접촉영역을 갖는 복수의 섬과, 상기 트렌치 격자패턴으로 형성된 도전물질 및, 상기 트렌치내에 형성된 상기 각 접촉영역과 상기 도전물질사이에 각기 전기적으로 접속되는 복수의 도전층을 구비한 반도체장치.
  16. 제15항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 또는 도프되지 않은 폴리실리콘을 포함하는 반도체장치.
  17. 제15항에 있어서, 상기 도전물질은 금속을 포함하는 반도체장치.
  18. 제15항에 있어서, 상기 도전물질은 실리사이드를 포함하는 반도체장치.
  19. 제15항에 있어서, 상기 트렌치패턴은 유전체적으로 도포된 트렌치패턴인 반도체장치.
  20. 트렌치 격자패턴을 소정 간격을 갖고 전기적으로 격리된 섬의 매트릭스로 세분화된 반도체기판과, 제1기준전압에 전기적으로 접속될 각 접촉영역을 갖는 제1복수의 섬과, 상기 트렌치 격자패턴의 제1부분에 형성되고 그리고 상기 제1기준전압을 받기 위해 접속되는 제1도전물질과, 제2기준전압에 전기적으로 접속될 각 접촉영역을 갖는 제2복수의 섬과, 상기 트렌치 격자패턴의 제2부분에 형성되어 있되, 상기 제1도전물질과 전기적으로 격리되어 있고 그리고 상기 제2기준전압을 받기 위해 접속되는 제2도전물질과, 상기 제1복수의 섬의 각 접촉영역과 상기 트렌치 격자패턴의 상기 제1부분내에 형성된 상기 제1도전물질사이에 각기 전기적으로 접속되는 제1도전층과, 상기 제2복수의 섬의 각 접촉영역과 상기 트렌치격자패턴의 상기 부분내에 상기 제2도전물질사이에 각기 전기적으로 접속되게 하는 제2도전층을 구비한 반도체장치.
  21. 제20항에 있어서, 상기 도전물질은 금속을 포함하는 반도체장치.
  22. 제20항에 있어서, 상기 도전물질은 실리사이드를 포함하는 반도체장치.
  23. 제20항에 있어서, 상기 트렌치패턴은 유전체적으로 도포된 트렌치패턴인 반도체장치.
  24. 제20항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 그리고 도프되지 않은 폴리실리콘중 하나를 포함하는 반도체장치.
  25. 제20항에 있어서, 상기 도전물질은 내화금속을 함유하여 그 유효저항성분을 감소하는 반도체장치.
  26. 제25항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 또는 도프되지 않은 폴리실리콘을 포함하는 반도체장치.
  27. 제26항에 있어서, 상기 내화금속을 함유한 상기 도전물질의 상기 부분은 상기 폴리실리콘의 상부표면부상에 놓여있는 반도체장치.
  28. 제25항에 있어서, 상기 트렌치패턴은 유전체적으로 도포된 트렌치패턴인 반도체장치.
  29. 제28항에 있어서, 상기 내화금속을 함유한 상기 도전물질의 상기 부분은 트렌치 격자패턴내의 유전체물질과 접촉되어 있되, 상기 폴리실리콘이 상기 도전물질의 상기 부분상에 형성된 반도체 장치.
  30. 트렌치패턴에 의해 소정간격을 갖고 전기적으로 격리된 복수의 섬으로 세분화되어 있되, 제1섬이 도전물질을 함유하는 전기적으로 격리된 트렌치영역을 갖는 반도체 기판과, 상기 전기적으로 격리된 트렌치영역의 제1및 제2위치사이에 상기 제1섬내에 상기 전기적으로 격리된 트렌치영역의 표면을 위에 놓는 제1도전층과, 상기 전기적으로 격리된 트렌치영역의 상기 제1및 제2위치에 각기 전기적 접속을 위한 제2및 제3도전층을 구비한 반도체 장치.
  31. 제30항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 또는 도프되지 않은 폴리실리콘을 포함하는 반도체장치.
  32. 제30항에 있어서, 상기 도전물질은 금속을 포함하는 반도체장치.
  33. 제30항에 있어서, 상기 도전물질은 실리사이드를 포함하는 반도체장치.
  34. 제30항에 있어서, 상기 트렌치패턴은 유전체적으로 도포된 트렌치패턴인 반도체장치.
  35. 제30항에 있어서, 상기 도전물질은 내화금속을 함유하여 상기 전기적으로 격리된 트렌치영역의 유효저항성분을 감소하는 반도체장치.
  36. 제31항에 있어서, 상기 트렌치패턴이 유전체도포된 트렌치패턴인 반도체장치.
  37. 제35항에 있어서, 상기 내화금속을 함유한 상기 도전물질의 부분은 상기 폴리실리콘의 상부표면부상에 놓여있는 반도체장치.
  38. 제37항에 있어서, 상기 트렌치패턴은 유전체적으로 도포된 트렌치패턴인 반도체장치.
  39. 제38항에 있어서, 상기 내화금속을 함유한 상기 도전물질의 상기 부분은 상기 전기적으로 격리된 트렌치영역과 접촉하고, 상기 폴리실리콘이 상기 도전물질의 상기 부분상에 형성되어 있는 반도체장치.
  40. 트렌치패턴에 의해 소정 간격을 갖고 전기적으로 격리된 복수의 섬으로 세분화된 반도체기판을 구비하되, 상기 섬중 적어도 하나가 그의 제1부분내에 형성된 회로장치영역을 갖고, 그리고 전기적으로 격리된 트렌치영역이 그의 제2부분내에 형성된 도전물질을 함유한 반도체장치.
  41. 제40항에 있어서, 상기 전기적으로 격리된 트렌치영역의 트렌치 영역의 제1및 제2위치사이에 상기 반도체기판의 표면상에 놓여 있는 제1도전층을 부가한 반도체장치.
  42. 제41항에 있어서, 상기 전기적으로 격리된 제1부분에 접속된 제2도전층과, 상기 전기적으로 격리된 트렌치영역의 제2부분에 접속된 제3도전층을 부가한 반도체폐장치.
  43. 제42항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 도프된 또는 도프되지 않은 폴리실리콘을 포함하는 반도체장치.
  44. 제40항에 있어서, 상기 도전물질은 금속을 포함하는 반도체장치.
  45. 제40항에 있어서, 상기 도전물질은 실리사이드를 포함하는 반도체장치.
  46. 제40항에 있어서, 상기 트렌치패턴은 유전체적으로 도포된 트렌치패턴인 반도체장치.
  47. 트렌치패턴에 의해 소정 간격을 갖고 전기적으로 격리된 복수의 섬으로 세분화된 반도체기판을 구비하되, 상기 섬중 적어도 하나가 내부에 형성된 도전물질을 함유한 복수의 전기적으로 격리된 트렌치영역을 갖는 반도체장치.
  48. 제47항에 있어서, 상기 복수의 전기적으로 격리된 트렌치영역의 제1및 제2위치사이에 상기 반도체기판의 표면상에 놓여 있는 도전층을 부가한 반도체장치.
  49. 트렌치패턴에 의해 소정 간격을 갖고, 전기적으로 격리된 복수의 섬으로 세분화된 반도체기판을 구비하되, 상기 섬중 적어도 하나가 그의 제1부분내에 형성된 회로장치영역을 갖고 그리고 복수의 전기적으로 격리된 트렌치영역이 그의 제2부분내에 형성된 도전물질을 함유하는 반도체장치.
  50. 제49항에 있어서, 상기 복수의 전기적으로 격리된 트렌치영역의 제1및 제2위치사이에 상기 기판의 표면상에 위치한 제2도전층을 부가하는 반도체장치.
  51. 반도체기판을 복수의 소정 간격을 갖고 전기적으로 격리된 섬으로 세분화하기 위하여 상기 반도체기판내에서 트렌치패턴을 형성하는 공정(a)과, 상기 트렌치패턴의 적어도 제1부분에 형성된 도전물질을 형성하므로서 상기 트렌치패턴내에 전기적배선을 형성하는 공정(b)과, 상기 트렌치패턴의 상기 제1부분내에 형성된 상기 전기 배선물질에 상기 제1및 제2섬위치를 도통적으로 접속되게 하는 (c)공정을 갖는 반도체장치의 제조방법.
  52. 제51항에 있어서, 상기 반도체기판은 실리콘을 포함하고 그리고 상기 도전물질은 폴리실리콘을 포함하는 반도체장치의 제조방법.
  53. 제52항에 있어서, 상기 공정(b)에서 형성된 도전물질은 내화금속을 포함하는 반도체장치.
  54. 제51항에 있어서, 상기 단계(b)는, 상기 트렌치패턴상에 폴리실리콘층을 비선택적으로 도포하는 공정(b1)과, 상기 트렌치패턴으로 상기 폴리실리콘층을 평탄화하는 공정(b2)과, 상기 공정(b2)에 의해 노출된 그 상부표면을 통하여 상기 폴리실리콘층을 도포하는 공정(b3)을 포함하는 반도체장치의 제조방법.
  55. 제54항에 있어서, 상기 섬상에 형성된 유전체도포를 패터닝하고, 상기 패턴화된 유전체도포에 있는 구경을 통하여 불순물을 주입하여 상기 섬내에 장치영역을 형성하는 공정(d)을 부가한 반도체장치의 제조방법.
  56. 제55항에 있어서, 상기 섬상에 형성된 유전체도포를 패터닝하고 아울러 공정(b3)이전에 상기 패턴화된 유전체도포내에 있는 구경을 통하여 불순물을 주입하는 공정(b2)을 부가한 반도체장치의 제조방법.
  57. 제55항에 있어서, 상기 섬상에 형성된 유전체도포를 패터닝하고 아울러 상기 패턴화된 유전체 도포내에 있는 구경을 통하여 불순물을 주입하는 공정(b4)을 부가한 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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