KR960043129A - 반도체집적회로장치의 제조방법 - Google Patents

반도체집적회로장치의 제조방법 Download PDF

Info

Publication number
KR960043129A
KR960043129A KR1019960013222A KR19960013222A KR960043129A KR 960043129 A KR960043129 A KR 960043129A KR 1019960013222 A KR1019960013222 A KR 1019960013222A KR 19960013222 A KR19960013222 A KR 19960013222A KR 960043129 A KR960043129 A KR 960043129A
Authority
KR
South Korea
Prior art keywords
wide
wirings
area
insulating film
integrated circuit
Prior art date
Application number
KR1019960013222A
Other languages
English (en)
Inventor
히로키 네즈
시게키 히라사와
나오후미 오오하시
노부오 오오와다
히로유키 마루야마
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가나이 쓰토무
Publication of KR960043129A publication Critical patent/KR960043129A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Coating Apparatus (AREA)
  • Formation Of Insulating Films (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

SOG막을 사용함으로써 층간절연막을 평탄화하기 위한 공정에서, 이 SOG막이 웨이퍼 레벨에서 글로발 평탄화를 실현하기 위해 배선을 가지는 반도체기판에 도포된 후 베이크되어 치밀화된다. 이전 공정에서 배선상과 배선간 스페이스 영역에서 SOG막 표면의 고저차를 저감하기 위해 SOG막중의 용매를 휘발율이 느리게 된다.

Description

반도체집적회로장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 한 실시예인 SOG 도포장치를 도시하는 주요부 단면도이고, 제5도는 본 발명의 다른 실시예인 SOG 도포장치를 도시하는 주요부 단면도이다.

Claims (14)

  1. (a) 반도체집적회로 형성용 웨이퍼 제1주면상의 제1절연막의 실질적인 전면에 제1도전박막을 피착하여 포토리소그래피에 의해 패턴닝함으로써, 상기 제1절연막의 일부에 상호 근접한 복수의 제1배선으로 되며, 상호의 간격에 비교하여 영역 전체로서의 폭이 충분히 넓은 제1폭이 넓은 배선고지영역과 그것에 경계를 접하는 상기 제1배선이 없고, 상기 제1배선의 간격과 비교하여 충분히 폭이 넓은 제1폭이 넓은 저지영역을 형성하는 단차영역 형성공정과, (b) 적어도 상기 제1폭이 넓은 배선고지영역 및 상기 제1폭이 넓은 저지영역상의 실질적인 전면에 제2절연막을 피착하는 제2절연막 형성공정과, (c) 상기 제2절연막상의 상기 제1폭이 넓은 배선고지영역 및 상기 제1폭이 넓은 저지영역의 실질적인 전면에 상면이 거의 평탄하게 되도록 SOG막을 도포하는 SOG막 도포공정과, (d) 상기 제1폭이 넓은 배선고지영역에서 상기 제1폭이 넓은 저지영역으로 상기 SOG막의 재유동이 가능하도록 상기 SOG막을 건조시키는 SOG 건조공정과, (e) 건조한 상기 SOG막을 베이크하는 SOG막 베이크공정 및, (f) 상기 제1폭이 넓은 배선고지영역의 상기 복수의 제1배선의 상면에 대응하는 부분의 상기 제2절연막이 노출하도록 상기 SOG막을 에치백공정을 구비하는 반도체집적회로장치의 제조방법.
  2. 제1항에 있어서, (g) 에치백된 상기 제1폭이 넓은 배선고지영역 및 상기 제1폭이 넓은 저지영역상의 실질 적인 전면에 제3절연막을 피착하는 제3절연막 형성공정과, (h) 상기 제3절연막을 관통하며, 또 잔류한 상기 SOG막이 노출하지 않도록 상기 복수의 제1배선의 적어도 하나에 도달하는 콘택트홀을 형성하는 콘택트홀 형성 공정 및, (i) 저거도 상기 제3절연막상에 상기 콘택트홀을 통하여 상기 제1배선과 직접 또는 간접으로 전기적으로 접속된 제2배선을 형성하는 제2배선형성공정을 더 구비하는 반도체집적회로장치의 제조방법.
  3. 제2항에 있어서, 상기 복수의 제1배선은, 메탈배선인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  4. 제3항에 있어서, 상기 복수의 제1배선은, 상기 배선의 간격과 비교하여 각각이 충분히 폭이 넓은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  5. 제1항에 있어서, 상기 복수의 제1배선은, 메탈배선인 것을 특징으로하는 반도체집적회로장치의 제조방법.
  6. 제1항에 있어서, 상기 복수의 제1배선은, 상기 배선의 간격과 비교하여 각각이 충분히 폭이 넓은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  7. 제2항에 있어서, 상기 복수의 제1배선은, 상기 배선의 간격과 비교하여 각각이 충분히 폭이 넓은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  8. (a) 반도체집적회로 형성용 웨이퍼 제1주면상의 제1절연막의 실질적인 전면에 제1도전박막을 피착하여 포트리소그래피에 의해 패턴닝함으로써, 상기 제1절연막의 일부에 상호 근접한 복수의 제1배선으로 되며, 상호의 간격에 비교하여 영역 전체로서의 폭이 충분히 넓은 제1폭이 넓은 배선고지영역과 그것에 경계를 접하는 상기 제1배선이 없고, 상기 제1배선의 간격과 비교하여 충분히 폭이 넓은 제1폭이 넓은 저지영역을 형성하는 단차영역 형성공정과, (b) 적어도 상기 제1폭이 넓은 배선고지영역 및 상기 제1폭이 넓은 저지영역상의 실질적인 전면에 제2절연막을 피착하는 제2절연막 형성공정과, (c) 상기 제2절연막상의 상기 제1폭이 넓은 배선고지 영역 및 상기 제1폭이 넓은 저지영역의 실질적인 전면에 상면이 거의 평탄하게 되도록 SOG막을 도포하는 SOG막 도포공정과, (d) 상기 제1폭이 넓은 배선고지영역에서 상기 제1폭이 넓은 저지영역으로 상기 SOG막의 재유동이 가능하도록 상기 SOG막을 건조시키는 SOG 건조공정과, (e) 건조한 상기 SOG막을 베이크하는 SOG막 베이크공정 및, (f) 상기 제1폭이 넓은 배선고지영역의 상기 복수의 제1배선의 상면에 대응하는 부분의 상기 제2절연막이 노출하도록 상기 SOG막을 에치백하고, 또 상기 제1폭이 넓은 배선고지영역의 상면의 상기 제2절 연막의 일부를 상기 SOG막 보다도 빠른 에칭속도로 제거하는 에치백 공정을 구비하는 반도체집적회로장치의 제조방법.
  9. 제8항에 있어서, (g) 에치백한 상기제1폭이 넓은 배선고지영역 및 상기 제1폭이 넓은 저지영역상의 실질적인 전면에 제3절연막을 피착하는 제3절연막 형성공정과, (h) 상기 제3절연막을 관통하며, 또 잔류한 상기 SOG막이 노출하지 않도록 상기 복수의 제1배선의 적어도 하나에 도달하는 콘택트홀을 형성하는 콘택트홀 형성 공정 및, (i) 적도 상기 제3절연막상에 상기 콘택트홀을 통하여 상기 제1배선과 직접 또는 간접으로 전기적으로 접속한 제2배선을 형성하는 제2배선 형성공정을 더 구비하는 반도체집적회로장치의 제조방법.
  10. 제9항에 있어서, 상기 복수의 제1배선은, 메탈배선인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  11. 제10항에 있어서, 상기 복수의 제1배선은, 상기 배선의 간격과 비교하여 각각이 충분히 폭이 넓은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  12. 제8항에 있서, 상기 복수의 제1배선은, 메탈배선인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  13. 제8항에 있어서, 상기 복수의 제1배선은, 상기 배선의 간격과 비교하여 각각이 충분히 폭이 넓은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  14. 제9항에 있어서, 상기 복수의 제1배선은, 상기 배선의 간격과 비교하여 각각이 충분히 폭이 넓은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960013222A 1995-05-16 1996-04-26 반도체집적회로장치의 제조방법 KR960043129A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7117031A JPH08316311A (ja) 1995-05-16 1995-05-16 半導体集積回路装置の製造方法および製造装置
JP95-117031 1995-05-16

Publications (1)

Publication Number Publication Date
KR960043129A true KR960043129A (ko) 1996-12-23

Family

ID=14701741

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960013222A KR960043129A (ko) 1995-05-16 1996-04-26 반도체집적회로장치의 제조방법

Country Status (2)

Country Link
JP (1) JPH08316311A (ko)
KR (1) KR960043129A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594421B (en) 2002-01-30 2004-06-21 Toshiba Corp Film forming method/device, image-forming method and semiconductor device manufacturing method
JP3696164B2 (ja) * 2002-02-08 2005-09-14 株式会社東芝 液状膜の処理方法及び液状膜の処理装置
JP2004267879A (ja) * 2003-03-06 2004-09-30 Tdk Corp 厚膜のレベリング方法、厚膜のレベリング装置および薄膜ｅｌ素子の製造方法
JP4602699B2 (ja) * 2004-05-28 2010-12-22 アルプス電気株式会社 スプレーコート装置及びスプレーコート方法
JP4782863B2 (ja) * 2009-12-15 2011-09-28 アイファイヤー アイピー コーポレイション 厚膜のレベリング方法、厚膜のレベリング装置および薄膜ｅｌ素子の製造方法

Also Published As

Publication number Publication date
JPH08316311A (ja) 1996-11-29

Similar Documents

Publication Publication Date Title
JPH04174541A (ja) 半導体集積回路及びその製造方法
KR920702556A (ko) 반도체장치및 그 제조방법
KR960043129A (ko) 반도체집적회로장치의 제조방법
JP2561602B2 (ja) 多層金属配線構造のコンタクトの製造方法
KR20000066340A (ko) 반도체 소자의 배선 형성 방법
KR930020590A (ko) 알루미늄을 주성분으로 하는 금속박막의 에칭방법 및 박막트랜지스터의 제조방법
US20030001270A1 (en) Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof
KR100718456B1 (ko) 반도체 소자 및 이의 제조 방법
KR0179838B1 (ko) 반도체 소자의 절연막 구조 및 절연막 평탄화 방법
KR100607781B1 (ko) 금속 절연체 금속 캐패시터 제조 방법
KR910000277B1 (ko) 반도체 장치의 제조방법
KR100246192B1 (ko) 반도체소자의 금속배선 형성방법
KR0140483B1 (ko) 반도체소자의 금속배선 제조방법
KR100621764B1 (ko) 반도체소자의 부하저항 형성방법
KR0137980B1 (ko) 텅스텐 플러그 제조방법
KR100275940B1 (ko) 반도체장치의층간절연층형성방법
JPS6236284Y2 (ko)
KR100372657B1 (ko) 반도체소자의콘택형성방법
KR100403323B1 (ko) 반도체 소자의 패턴 형성방법
KR19990061344A (ko) 메탈-절연막-메탈 커페시터의 제조방법
KR100193889B1 (ko) 반도체 소자의 비아홀 형성방법
KR100209279B1 (ko) 반도체 소자의 콘택홀 형성방법
KR980005588A (ko) 반도체 장치 및 그 제조방법
KR100315849B1 (ko) 다층 배선의 콘택 형성 방법
KR980005624A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
WITB Written withdrawal of application