KR19990061344A - 메탈-절연막-메탈 커페시터의 제조방법 - Google Patents

Abstract

본 발명에서 개시하는 메탈-절연막-메탈(MIM) 커페시터의 제조방법은, 반도체 기판상에 소정의 반도체 소자를 형성하고 그 위에 절연막(ILD)을 형성하여 평탄화하고 소자 배선을 위한 콘택홀을 형성하는 단계와, 상기 결과물의 상부에 메탈층과 제 1 유전체막을 순차적으로 형성한 후 패터닝하여 배선 및 하부전극을 동시에 형성하는 단계와, 상기 결과물의 배선층 상부에 남아있는 제 1 유전체막을 제거한 후 상부 전면에 제 2 유전체막을 형성하는 단계와, 그리고 상기 결과물의 상부에 층간절연막을 침적한 후 제 1 유전체막을 식각 스톱핑층으로 사용하여 커패시터와 배선 연결을 위한 콘택홀을 형성하는 단계와, 그리고 상기 결과물 상부에 메탈을 증착한 후 패터닝하여 배선과 상부전극을 동시에 형성하는 단계를 포함한다. 이에 따르면 식각 스톱핑층 등을 적용하여 하부전극에 상부전극을 연결하기 위한 콘택홀의 형성시 과식각에 의한 하부전극의 손상을 방지함으로써 커페시턴스의 전압계수를 줄일 수 있고 공정의 안정화를 이룰 수 있다.

Description

메탈-절연막-메탈 커페시터의 제조방법

본 발명은 아날로그 반도체 장치에서 손쉽게 형성할 수 있고 퍼포먼스를 향상시킬 수 있는 메탈-절연막-메탈(Metal-Insulator-Metal, MIM) 커페시터의 제조방법에 관한 것이다.

종래 MIM 커페시터의 제조공정을 살펴보면, 반도체 기판상에 소정의 반도체 소자를 형성한 후 배선을 하는 공정에서 커패시터를 형성하게 된다.

즉, 소정의 반도체 소자가 형성된 기판의 상부에 먼저 층간절연막 침적하고 여기에 소자 배선을 위한 소정의 콘택홀을 형성한 다음 그 위에 메탈층(알루미늄 등)을 증착하고 이를 패터닝하여 제 1 배선층 및 커페시터의 하부전극을 형성한다. 다음 쇼트 방지를 위해 층간절연막을 형성한 후 그 하부에 위치하는 커페시터의 하부전극까지 사진 및 식각 공정을 진행하여 콘택홀을 형성한다. 이후 커페시터를 구현하기 위하여 유전체막을 성장시킨 후 커페시터의 상부전극을 형성하게 된다.

그러나 이와 같은 기존 MIM 커페시터 제조공정은 공정 진행중에 커페시터의 유전체막을 형성할 자리 식각시(하부전극의 패터닝시)에 하부전극인 전도체가 과식각에 의해 손상이 발생하고, 그 위에 형성하는 유전체막도 불량해져 전압 변화에 따라 커페시턴스가 변화하게 되는 즉, 커페시턴스의 전압계수(Voltage Coefficient of Capacitance)를 변화시키는 요인으로 작용하게 된다.

이와 같이 전압 변화에 따른 커페시턴스의 변화는 반도체 소자의 미세화 및 고집적화에 따라 아날로그 소자인 커페시터에 많은 영향을 미치게 된다.

따라서 본 발명의 목적은 커페시터의 유전체막을 양호하게 형성하여 커페시턴스의 전압계수를 줄일 수 있고 공정의 안정화를 이룰 수 있는 메탈-절연막-메탈 커페시터의 제조방법을 제공하는 데에 있다.

즉, 본 발명은 MIM 커페시터의 제조시 하부전극의 과식각에 의한 손상을 제거함으로써 양호한 특성의 유전체막을 얻을 수 있게 한 데에 특징이 있다.

도 1 내지 도 4는 본 발명에 따른 MIM 커페시터의 제조공정순 소자의 단면도들이다.

도면의 주요부분에 대한 부호의 설명

10 : 실리콘 기판 20 : 필드산화막

22 : 게이트산화막 24, 29 : 층간절연막

25, 24a : 콘택홀 26, 28 : 산화막

30 : 게이트폴리 40 : 제 1 메탈층

40a, 40b : 제 1 배선층 40c : 하부전극

42a, 42b : 제 2 배선층 42c : 상부전극

50 : 질화막

상기 본 발명의 목적을 달성하기 위한 메탈-절연막-메탈 커페시터의 제조방법은, 반도체 기판상에 소정의 반도체 소자를 형성하고 그 위에 절연막(ILD)을 형성하여 평탄화하고 소자 배선을 위한 콘택홀을 형성하는 단계와, 상기 결과물의 상부에 메탈층과 제 1 유전체막을 순차적으로 형성한 후 패터닝하여 배선 및 하부전극을 동시에 형성하는 단계와, 상기 결과물의 배선층 상부에 남아있는 제 1 유전체막을 제거한 후 상부 전면에 제 2 유전체막을 형성하는 단계와, 그리고 상기 결과물의 상부에 층간절연막을 침적한 후 제 1 유전체막을 식각 스톱핑층으로 사용하여 커패시터와 배선 연결을 위한 콘택홀을 형성하는 단계와, 그리고 상기 결과물 상부에 메탈을 증착한 후 패터닝하여 배선과 상부전극을 동시에 형성하는 단계를 포함하는 데에 특징이 있다.

이하, 본 발명에 따른 커패시터의 제조방법을 첨부된 도 1 내지 도 4를 참조하여 상세히 설명하고자 한다.

먼저 반도체 기판(10) 상에 소자 분리를 위한 필드산화막(20)을 형성한 후 소정의 반도체 제조공정을 진행하여 모스(MOS) 소자의 게이트산화막(20), 게이트폴리(30), 소스/드레인 영역(도면에는 생략됨) 등을 형성한다.

이후 층간절연막(ILD)(24)를 적층하고 기판상의 소자 영역을 연결하기 위한 콘택홀(25)(25a)을 형성한다. 이와 같은 공정을 진행하면 도 1과 같은 단면 구조를 갖게 된다.

다음 도 2에 도시된 바와 같이, 상기 공정을 진행한 결과물의 상부에 메탈층(40)을 증착하고, 연속하여 그 위에 제 1 유전체막으로 산화막(26)과 질화막(50)을 형성한다.

다음 도 3에 도시된 바와 같이, 사진 및 식각 공정을 이용하여 상기 결과물의 메탈층(40)을 패터닝하여 하부전극(40c) 및 제 1 배선층(40a)(40b)을 형성하고, 이후 다시 사진 및 식각공정을 사용하여 하부전극(40c) 이외의 제 1 배선층(40a)(40b)의 상부에 남아있는 제 1 유전체 막질인 산화막(26) 및 질화막(50)을 제거한다.

이후 다시 상기 결과물 상부에 제 2 유전체막으로 산화막(28)를 성장시킨 후 그 위에 층간절연막(IMD)(29)을 침적한다.

다음 도 4에서와 같이, 상기 공정을 진행한 결과물의 상부로부터 배선층간의 연결 등을 위한 콘택홀을 형성한다. 이 공정에서 상기 하부전극(40c)의 상부에 위치하는 제 1 유전체막인 질화막(50)이 식각 스톱핑층으로 작용하여 하부전극의 표면이 과식각 되는 것을 방지하게 된다.

이후 상기 결과물 상부에 메탈을 증착한 후 사진 및 식각 공정을 이용, 패터닝하여 제 2 배선층(42a)(42d) 및 상부전극(42c)을 형성한다. 이 때에 상, 하부 메탈층 간의 연결을 위하여 콘택홀 내부에는 텅스텐-플러그를 채워넣을 수도 있다.

이상에서 상세히 설명한 바와 같이, 본 발명에 의하면 식각 스톱핑층 등을 적용하여 하부전극에 상부전극을 연결하기 위한 콘택홀의 형성시 과식각에 의한 하부전극의 손상을 방지함으로써 커페시턴스의 전압계수를 줄일 수 있고 공정의 안정화를 이룰 수 있다.

Claims (3)

1. 반도체 기판상에 소정의 반도체 소자를 형성하고 그 위에 절연막(ILD)을 형성하여 평탄화하고 소자 배선을 위한 콘택홀을 형성하는 단계와, 상기 결과물의 상부에 메탈층과 제 1 유전체막을 순차적으로 형성한 후 패터닝하여 배선 및 하부전극을 동시에 형성하는 단계와, 상기 결과물의 배선층 상부에 남아있는 제 1 유전체막을 제거한 후 상부 전면에 제 2 유전체막을 형성하는 단계와, 그리고 상기 결과물의 상부에 층간절연막을 침적한 후 커패시터와 배선 연결을 위한 콘택홀을 형성하는 단계와, 그리고 상기 결과물 상부에 메탈을 증착한 후 패터닝하여 배선과 상부전극을 동시에 형성하는 단계를 포함하는 메탈-절연막-메탈 커페시터의 제조방법.
2. 제 1 항에 있어서, 상기 제 1 유전체막의 일부를 층간절연막에 상부전극 형성을 위한 콘택홀 형성시 식각 스톱핑층으로 사용하는 것을 특징으로 하는 메탈-절연막-메탈 커페시터의 제조방법.
3. 제 1 항에 있어서, 상기 제 1 유전체막은 산화막, 질화막 또는 산화막/질화막의 이중 구조인 것을 특징으로 하는 메탈-절연막-메탈 커페시터의 제조방법.