KR100340900B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR100340900B1
KR100340900B1 KR1020000050486A KR20000050486A KR100340900B1 KR 100340900 B1 KR100340900 B1 KR 100340900B1 KR 1020000050486 A KR1020000050486 A KR 1020000050486A KR 20000050486 A KR20000050486 A KR 20000050486A KR 100340900 B1 KR100340900 B1 KR 100340900B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
metal layer
forming
interlayer insulating
Prior art date
Application number
KR1020000050486A
Other languages
English (en)
Other versions
KR20020017274A (ko
Inventor
이준현
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000050486A priority Critical patent/KR100340900B1/ko
Publication of KR20020017274A publication Critical patent/KR20020017274A/ko
Application granted granted Critical
Publication of KR100340900B1 publication Critical patent/KR100340900B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 기판상에 PMD(premetal dielectric)층을 형성한 다음 식각정지층과 절연층을 차례로 증착하고 절연층의 소정 부분을 제거하여 그 제거부위에 하부전극을 형성한 후 유전막과 상부전극을 차례로 형성하여 이웃한 배선과 상부전극의 단차를 감소시키므로서 평탄화공정 마진을 증가시키고 상부전극 패터닝시 유전막을 그대로 잔류시키므로 하부전극에 식각손상을 주지않아 소자의 신뢰성을 향상시킨 반도체장치의 캐패시터 및 층간절연층 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 기판상에 프리메탈절연층을 형성하는 제 1 단계와, 상기 프리메탈절연층상에 식각정지층과 보조층을 차례로 형성하는 제 2 단계와, 상기 보조층의 소정부위를 제거하여 홈을 형성하는 제 3 단계와, 상기 홈을 제 1 금속층으로 충전시키는 제 4 단계와, 상기 제 1 금속층과 상기 보조층상에 유전막과 제 2 금속층을 차례로 형성하는 제 5 단계와, 상기 제 1 금속층과 일부 대응하도록 상기 제 2 금속층을 패터닝하여 잔류시키는 제 6 단계와, 잔류한 상기 제 2 금속층과 상기 유전막상에 층간절연층을 형성하는 제 7 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법{Method of fabricating a semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 기판상에 PMD(premetal dielectric)층을 형성한 다음 식각정지층과 절연층을 차례로 증착하고 절연층의 소정 부분을 제거하여 그 제거부위에 하부전극을 형성한 후 유전막과 상부전극을 차례로 형성하여 이웃한 배선과 상부전극의 단차를 감소시키므로서 평탄화공정 마진을 증가시키고 상부전극 패터닝시 유전막을 그대로 잔류시키므로 하부전극에 식각손상을 주지않아 소자의 신뢰성을 향상시킨 반도체장치의 캐패시터 및 층간절연층 형성방법에 관한 것이다.
최근 MDL(merged DRAM and logic) 소자의 대부분을 차지하는 각종 그래픽, 멀티 미디어 소자의 아날로그 회로에서 사용하는 MIM(metal-insulator-metal) 구조의 캐패시터는 작은 직렬저항으로 높은 캐패시턴스를 제공하며, 낮은 써말버짓(thermal budget)으로 공정의 집적도를 높일 수 있어 널리 사용된다.
MIM 캐패시터는 기존의 PIP(polysilicon-insulator-polysilicon) 캐패시터와 비교하여 낮은 VCC와 고정밀도의 미스매칭(high precision mismatching) 특성을 갖는다. 즉, MIM 캐패시터는 아날로그 캐패시터로 높은 Q 팩터(quality factor)를 가지며 전극으로서의 디플리션(depletion)이 거의 없고 텅스텐 등의 저항이 낮은 금속으로 형성된다.
그러나, MIM 캐패시터는 PMD(premetal dielectric)층 위에 형성되므로 캐패시터의 토포그래피에 기인한 주위와의 단차가 심화되고, 이러한 단차를 줄이기 위하여 캐패시터를 덮는 층간절연층에 화학기계적연마를 실시할 경우, 상부전극과 접촉하는 저유전상수 층간절연층이 리세스(recess)된 형태로 노출되어 비어홀 형성시 소자의 신뢰성을 저하시킨다.
또한, 종래 기술에서 상부전극을 패터닝시 유전막도 함께 패터닝되어 그 하지층인 하부전극의 표면이 식각플라즈마에 의한 손상을 입게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 캐패시터 및 층간절연층 제조방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체 기판인 실리콘 기판(10)상에 금속간의 절연을 위한 프리메탈절연층(11)을 형성한 다음, 하부전극 형성용 제 1 금속층(12), 유전막(13), 상부전극 형성용 제 2 금속층(14)을 차례로 증착하여 형성한다. 이때, 제 1, 제 2 금속층(12,14)으로 텅스텐을 스퍼터링 등의 방법으로 증착하여 형성한다.
도 1b를 참조하면, 제 2 금속층과 유전막을 포토리쏘그래피로 패터닝하여 잔류한 제 2 금속층(140)으로 이루어진 상부전극(14)과 그 하부에 개재된 유전막(130)을 형성한다.
그리고, 제 1 금속층을 포토리쏘그래피로 패터닝하여 프리메탈절연층(11)상에 잔류한 제 1 금속층으로 이루어진 배선층(121)과 하부전극(120)을 형성한다.
따라서, 상부전극(140), 유전막(130), 하부전극(120)으로 이루어진 MIM 캐패시터가 제조된다. 이때, 하부전극(120)과 소정거리 이격되어 배선층(12)이 프리메탈절연층(11)상에 형성되어 있다.
그러나, 캐패시터의 상부전극(140)의 토포그래피가 배선층(121)보다 높아 양구조사이에는 단차가 발생한다.
도 1c를 참조하면, 캐패시터와 배선층(121)을 덮도록 평탄도가 우수한 제 1 층간절연층(15), 저유전상수값을 갖는 제 2 층간절연층(16), 평탄도가 우수한 제 3 층간절연층(17)을 차례로 증착하여 형성한다. 이때, 제 1 층간절연층(15)과 제 3 층간절연층(17)은 USG 산화막을 증착하여 형성하고, 제 2 층간절연층(16)은 SOG(spin on glass)계통의 HSG(hydrogen silsesquioxane)로 형성한다.
도 1d를 참조하면, 상부 평탄화를 위하여 제 3 층간절연층에 화학기계적연마를 실시한다. 이때, 상기한 토포그래피의 차이 및 식각률의 차이때문에 제 2 층간절연층이 빠른 속도로 제거되어 제 1 층간절연층(15)의 상부 표면(P)이 노출된다.
따라서, 화학기계적연마 결과, 기판의 상부표면은 잔류한 제 3 층간절연층(170), 상부전극(140)과 중첩되는 부위의 노출된 제 1 층간절연층(15) 및 잔류한 제 2 층간절연층(160)이 혼재된 상태를 가지며, 또한, 노출된 제 1 층간절연층(15)의 상부 표면(P)은 주변보다 토포그래피가 낮으므로, 평탄화 결과가 열악하다.
상술한 바와 같이, 종래 기술에서는 화학기계적연마에 의한 평탄화 결과가 불량하고, 이러한 층간절연층의 소정 부위를 제거하여 소자간의 전기적 연결을 위한 비어홀(via hole) 형성공정시 층간절연층의 타겟 설정과 선폭(critical dimension) 제어가 곤란하며, 또한, 하부전극 패터닝시 유전막 일부도 필연적으로 제거되므로 하부전극의 상부 표면이 식각플라즈마에 의하여 손상을 입게 되어 소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 기판상에 PMD(premetal dielectric)층을 형성한 다음 식각정지층과 절연층을 차례로 증착하고 절연층의 소정 부분을 제거하여 그 제거부위에 하부전극을 형성한 후 유전막과 상부전극을 차례로 형성하여 이웃한 배선과 상부전극의 단차를 감소시키므로서 평탄화공정 마진을 증가시키고 상부전극 패터닝시 유전막을 그대로 잔류시키므로 하부전극에 식각손상을 주지않아 소자의 신뢰성을 향상시킨 반도체장치의 캐패시터 및 층간절연층 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 기판상에 프리메탈절연층을 형성하는 제 1 단계와, 상기 프리메탈절연층상에 식각정지층과 보조층을 차례로 형성하는 제 2 단계와, 상기 보조층의 소정부위를 제거하여 홈을 형성하는 제 3 단계와, 상기 홈을 제 1 금속층으로 충전시키는 제 4 단계와, 상기 제 1 금속층과 상기 보조층상에 유전막과 제 2 금속층을 차례로 형성하는 제 5 단계와, 상기 제 1 금속층과 일부 대응하도록 상기 제 2 금속층을 패터닝하여 잔류시키는 제 6 단계와, 잔류한 상기 제 2 금속층과 상기 유전막상에 층간절연층을 형성하는 제 7 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 캐패시터 및 층간절연층 제조방법을 도시한 공정단면도
도 2a 내지 도 2i는 본 발명에 따른 반도체장치의 캐패시터 및 층간절연층 제조방법을 도시한 공정단면도
아날로그 캐패시터로 높은 Q값(quality factor)을 가지며 전극으로 디플리션이 거의 없고 저항이 낮은 텅스텐 등의 금속으로 MIM 캐패시터를 제조한다.
본 발명은 적층구조로 형성되는 MIM 캐패시터를 주변 배선과의 단차를 감소시키기 위하여 프리메탈절연층에 하부전극 형성부위를 정의하는 홈을 형성한 다음, 이 홈에 하부전극을 형성하여 상부너극과 주변 배선과의 토포그래피를 일치시키므로서 전체적인 단차를 제거하여 캐패시터를 덮는 층간절연층에 대한 화학기계적연마시 상부전극상의 저유전상수값을 갖는 층간절연층이 과도식각되는 것을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체장치의 캐패시터 및 층간절연층 제조방법을 도시한 공정단면도이다.
도 2a를 참조하면, 반도체 기판인 실리콘 기판(20)상에 금속간의 절연을 위한 프리메탈절연층(11)을 형성한 다음, 질화막으로 식각정지층(22)을 얇게 형성한 다음, 후속공정으로 형성될 하부전극 두께와 같은 높이로 산화막을 증착하여 보조층(23)을 형성한다.
도 2b를 참조하면, 산화막으로 이루어진 보조층상에 포토레지스트를 도포한 다음, 노광 및 현상을 실시하여 캐패시터의 하부전극 형성영역을 노출시키는 포토레지스트패턴(24)을 형성한다.
그리고, 포토레지스트패턴(24)으로 보호되지 않는 보조층을 식각하여 홈을 형성한다. 이때, 식각정지층(22)의 표면이 노출되고 잔류한 보조층(23)에 형성된 홈에는 후속공정에서 하부전극이 형성된다.
도 2c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 후, 홈을 충분히 매립하는 두께로 노출된 보조층(230)의 표면에 제 1 금속층(25)을 형성한다. 이때, 제 1 금속층(25)은 캐패시터의 하부전극 재료가 되며, 본 발명의 실시예에서는 제 1 금속층을 텅스텐을 스퍼터링으로 증착하여 형성할 수 있다.
도 2d를 참조하면, 잔류한 보조층(230)의 표면을 식각종료점으로 하여 제 1 금속층에 화학기계적연마를 실시한다. 따라서, 제 1 금속층(250)은 홈에만 잔류하여 자동얼라인된 하부전극(250)이 형성된다. 이때, 제 1 금속층(250) 표면과 잔류한 보조층(230) 표면 사이에는 단차가 거의 없다.
도 2e를 참조하면, 하부전극인 제 1 금속층(250) 표면과 잔류한 보조층(230) 표면에 유전막(26)을 증착하여 형성한다.
그리고, 유전막(26)상에 상부전극 형성용 제 2 금속층(270)을 형성한다. 이때, 제 2 금속층(270)은 텅스텐을 스퍼터링으로 증착하여 형성할 수 있다.
그 다음, 제 2 금속층(27)상에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 배선과 상부전극 형성영역을 정의하는 포토레지스트패턴(281,280)을 각각 형성한다.
도 2f를 참조하면, 포토레지스트패턴(281,280)으로 보호되지 않는 부위의 제 2 금속층을 비등방성식각으로 제거하여 잔류한 제 2 금속층으로 이루어진 배선(271)과 상부전극(270)을 동시에 형성한다. 그리고, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한다.
따라서, 배선(271) 상부 표면과 상부전극(270)의 상부 표면은 동일한 토포그래피를 가지며, 하부전극(250)의 표면은 유전막(26)으로 덮혀있기 때문에 노출되지 않는다.
도 2g를 참조하면, 배선(271)과 상부전극(270)을 포함하는 유전막(26)상에 갭-필링(gap filling)과 평탄화 특성이 우수한 절연물질로 제 1 층간절연층(28)을 형성하고, 그(28) 위에 저유전상수값을 갖는 절연물질로 제 2 층간절연층(29)을 형성한 후, 다시 그 위에 평탄도가 우수한 절연물질로 제 3 층간절연층(30)을 형성한다. 이때, 제 1 층간절연층(28)과 제 3 층간절연층(30)은 USG 산화막을 증착하여 형성하고, 제 2 층간절연층(29)은 SOG(spin on glass)계통의 HSG(hydrogen silsesquioxane)로 형성한다.
도 2h를 참조하면, 제 3 층간절연층의 표면에 화학기계적연마를 실시하여 잔류한 제 3 층간절연층(300)의 표면을 평탄화시킨다. 이때, 하부전극이 매립된 형태로 형성되므로 전체적인 토포그래피가 감소하여 저유전상수 물질인 제 2 층간절연층(29)의 표면이 노출될 염려가 없다.
도 2i를 참조하면, 소자의 전긱적연결을 위하여 포토레지스트패턴(31)을 이용한 포토리쏘그래피로 상기 제 3 내지 제 1 층간절연(301,290,280)층의 소정부분을 제거하여 배선(271), 하부전극(250), 상부전극(270)의 일부 표면을 노출시키는 비어홀을 형성한다. 이때, 포토레지스트패턴(31)을 형성하기 위한 사진공정시 최상부의 제 3 층간절연층(301)의 표면이 평탄화되어 있으므로 비어홀형성공정 마진이 크다.
따라서, 본 발명은 적층구조로 형성되는 MIM 캐패시터를 주변 배선과의 단차를 감소시키기 위하여 프리메탈절연층에 하부전극 형성부위를 정의하는 홈을 형성한 다음, 이 홈에 하부전극을 형성하여 상부전극과 주변 배선과의 토포그래피를 일치시키므로서 전체적인 단차를 제거하여 캐패시터를 덮는 층간절연층에 대한 화학기계적연마시 상부전극상의 저유전상수값을 갖는 층간절연층이 과도식각되는 것을 방지하며, 또한, 하부전극의 표면은 유전막으로 덮혀있기 때문에 식각손상이 방지되어 전체적인 제품수율을 증가시키는 장점이 있다.

Claims (5)

  1. 기판상에 프리메탈절연층을 형성하는 제 1 단계와,
    상기 프리메탈절연층상에 식각정지층과 보조층을 차례로 형성하는 제 2 단계와,
    상기 보조층의 소정부위를 제거하여 홈을 형성하는 제 3 단계와,
    상기 홈을 제 1 금속층으로 충전시키는 제 4 단계와,
    상기 제 1 금속층과 상기 보조층상에 유전막과 제 2 금속층을 차례로 형성하는 제 5 단계와,
    상기 제 1 금속층과 일부 대응하도록 상기 제 2 금속층을 패터닝하여 잔류시키는 제 6 단계와,
    잔류한 상기 제 2 금속층과 상기 유전막상에 층간절연층을 형성하는 제 7 단계로 이루어진 반도체장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 1 금속층과 제 2 금속층은 텅스텐으로 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 청구항 1에 있어서,
    상기 홈에 형성된 상기 제 1 금속층과 잔류한 상기 제 2 금속층은 각각 캐패시터의 하부전극과 상부전극인 것이 특징인 반도체장치의 제조방법.
  4. 청구항 1에 있어서,
    상기 층간절연층은 흐름성이 우수한 절연층 사이에 저유전상수값을 갖는 절연물질이 개재된 3층 구조로 형성하는 것이 특징인 반도체장치의 제조방법.
  5. 청구항 1에 있어서,
    상기 하부전극의 높이와 같은 두께로 상기 보조층을 형성하는 것이 특징인 반도체장치의 제조방법.
KR1020000050486A 2000-08-29 2000-08-29 반도체장치의 제조방법 KR100340900B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000050486A KR100340900B1 (ko) 2000-08-29 2000-08-29 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000050486A KR100340900B1 (ko) 2000-08-29 2000-08-29 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20020017274A KR20020017274A (ko) 2002-03-07
KR100340900B1 true KR100340900B1 (ko) 2002-06-20

Family

ID=19685905

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000050486A KR100340900B1 (ko) 2000-08-29 2000-08-29 반도체장치의 제조방법

Country Status (1)

Country Link
KR (1) KR100340900B1 (ko)

Also Published As

Publication number Publication date
KR20020017274A (ko) 2002-03-07

Similar Documents

Publication Publication Date Title
KR100398015B1 (ko) 반도체 장치 및 그 제조 방법
JP3895126B2 (ja) 半導体装置の製造方法
US20030011043A1 (en) MIM capacitor structure and process for making the same
US6576525B2 (en) Damascene capacitor having a recessed plate
KR100480641B1 (ko) 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
US6495874B1 (en) Semiconductor device and production process thereof
KR100267093B1 (ko) 박막커패시터및그제조방법
US20070158714A1 (en) One-mask high-k metal-insulator-metal capacitor integration in copper back-end-of-line processing
US6825080B1 (en) Method for forming a MIM capacitor
US20070293014A1 (en) Method for forming metal-insulator-metal capacitor of semiconductor device
US20070281434A1 (en) Capacitor of semiconductor device applying damascene process and method of fabricating the same
KR100340900B1 (ko) 반도체장치의 제조방법
KR100482025B1 (ko) 반도체 소자의 제조방법
KR100964116B1 (ko) 반도체소자의 제조방법
KR20020017264A (ko) 반도체장치의 제조방법
KR100812298B1 (ko) 엠아이엠 캐패시터 형성방법
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
KR20000015349A (ko) 반도체 집적회로의 커패시터 제조방법
KR100607662B1 (ko) 메탈 절연체 메탈 커패시터 형성방법
KR20030042232A (ko) 실린더 구조의 엠아이엠 캐패시터 형성방법
KR20050005972A (ko) 반도체 소자의 제조방법
KR100576514B1 (ko) 반도체 소자의 엠아이엠 캐패시터 제조방법
KR20020085578A (ko) Ｍｉｍ형 커패시터 제조방법
KR100311499B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100447730B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050524

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee