KR100447730B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 소정의 구조가 형성된 반도체 기판 상부에 형성되며, 소정 영역에 상기 반도체 기판의 소정 영역을 노출시키는 제 1 다마신 패턴이 형성된 제 1 층간 절연막과, 상기 제 1 다마신 패턴에 형성된 하부 금속층과, 상기 하부 금속층을 포함한 상기 제 1 층간 절연막 상부에 형성되며, 캐패시터가 형성될 부분의 상기 하부 금속층을 노출시키는 제 2 다마신 패턴이 형성된 제 2 층간 절연막과, 상기 제 2 다마신 패턴 내면에 형성된 캐패시터용 유전체막과 상기 제 2 다마신 패턴의 상기 유전체막 상부에 형성된 상부 금속층을 포함하여 이루어져, 높은 캐패시턴스와 낮은 누설 전류 밀도를 갖는 캐패시터를 제조할 수 있으며, 다마신 공정을 이용하여 배선과 전극을 동시에 형성함으로써 단차가 발생되지 않기 때문에 공정 집적이 용이한 반도체 소자 및 그 제조 방법이 제시된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 다마신 공정을 적용하여 배선과 동시에 캐패시터의 전극으로 작용하는 하부 및 상부 금속층을 형성함으로써 단차가 발생되지 않기 때문에 공정 집적이 용이하고, 높은 유전 상수를 갖는 유전체막을 형성하여 높은 캐패시턴스와 낮은 누설 전류 밀도를 얻을 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
상부 전극 및 하부 전극이 각각 금속으로 형성된 MIM(Metal-Insulator-Metal) 캐패시터는 기존 DRAM에서 상부 전극 및 하부 전극이 각각 폴리실리콘으로 형성된 SIS(Polisilicon-Insulator-Polisilicon) 캐패시터 또는 상부 전극 및 하부 전극이 각각 금속 및 폴리실리콘으로 형성된 MIP(Metal-Insulator-Polisilicon) 캐패시터를 대체하는 새로운 방식의 캐패시터로 높은 캐피시턴스(Capacitance)와 적은 누설 전류 밀도(Leakage current density)를 얻을 수 있을 뿐만 아니라 고주파(High Frequency)에서 요구하는 특성을 구현할 수 있다. 그러나, MIM 캐패시터는 높은 유전 상수를 갖는 유전체막을 사용하여 두껍게 제조되기 때문에 불안정한 열안정(Thermal Stability) 특성을 가지며, 높은 토폴로지(Topology)가 형성되어 후속 공정으로 CMP 공정을 실시할 때 평탄화 측면에서 적지 않은 공정 부담을 야기시킨다.
최근에는 구리(Copper)를 이용한 듀얼 다마신(Dual Damascene) 공정이 도입되면서 금속 배선 공정이 단순화되었다. 그러나, 구리를 배선 물질로 사용하고 MIM 캐패시터를 제조할 경우 기존의 배선 물질이 알루미늄에서 구리로만 대체되었을 뿐 구조적으로 동일하다.
도 1(a) 및 도 1(b)는 종래의 구리 다마신 공정을 적용한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1을 참조하면, 소정의 구조가 형성된 반도체 기판(101) 상부에 제 1 층간 절연막(102)을 형성한다. 다마신 공정으로 제 1 층간 절연막(102)의 소정 영역을 패터닝하여 콘택 및 트렌치로 이루어진 다마신 패턴을 형성한다. 다마신 패턴을 포함한 제 1 층간 절연막(102) 상부에 제 1 장벽층(103)을 형성한 후 제 1 구리층 (104)을 형성한다. CMP 공정으로 제 1 구리층(104) 및 제 1 장벽층(103)을 연마하여 제 1 층간 절연막(102)을 노출시킨다. 전체 구조 상부에 제 2 장벽층(105), 제 1 금속층(106), 제 3 장벽층(107), 유전체막(108), 제 4 장벽층(109), 제 2 금속층(110) 및 제 5 장벽층(111)을 순차적으로 형성한다. 여기서, 제 2 및 제 5 장벽층(105 및 111)은 TaN막으로 형성하고, 제 3 및 제 4 장벽층(107 및 109)은 TiN막으로 형성하며, 유전체막(108)은 SiO2막으로 형성한다. 또한, 제 1 및 제 2 금속층(106 및 110)은 하부 전극 및 상부 전극으로 작용하는 것으로, Al막 또는 W막으로 형성한다.
도 1(b)를 참조하면, 제 1 층간 절연막(102) 및 제 1 구리층(104) 상부에 형성된 상기 층들을 식각하여 패터닝한 후 전체 구조 상부에 제 2 층간 절연막(112)을 형성한다. 제 2 층간 절연막(112)의 소정 영역을 식각하여 제 5 장벽층(111)을 노출시킨다. 제 2 층간 절연막(112)을 포함한 전체 구조 상부에 제 6 장벽층(113) 및 제 2 구리층(114)을 형성한 후 CMP 공정으로 제 2 구리층(114) 및 제 6 장벽층(113)을 연마하여 평탄화한다.
그런데, 상기와 같은 공정으로 제조되는 반도체 소자는 제조 공정이 복잡하고, 다마신 공정을 적용한 다층 배선 공정에 적용할 경우 높은 단차로 인해 공정 집적(process integration)이 어려운 문제가 있다. 또한, SiO2막으로 유전체막을 형성한 후 플라즈마 공정을 실시해야 하기 때문에 플라즈마에 의한 유전체막의 손상으로 캐패시터의 특성을 저하시킬 수 있다.
본 발명의 목적은 다마신 공정을 이용하여 캐패시터를 제조함으로써 제조공정을 단순화시킬 수 있으며, 종래기술에 비해 단차를 유발시키지 않아 공정집적이 용이한 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 높은 유전 상수를 갖는 유전체막을 사용함으로써 낮은 동작 전압에서 높은 캐패시턴스와 낮은 누설 전류를 갖는 캐패시터를 제조할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
도 1(a) 및 도 1(b)는 종래의 구리 다마신 공정을 적용한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명의 일 실시예에 따른 구리 다마신 공정을 적용한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3(a) 내지 도 3(c)는 본 발명의 다른 실시예에 따른 구리 다마신 공정을 적용한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 제 1 층간 절연막
203 : 제 1 장벽층 204 : 제 1 구리층
205 : 캐핑층 206 : 제 2 층간 절연막
207 : 제 2 장벽층 208 : 제 3 장벽층
209 : 유전체막 210 : 제 4 장벽층
211 : 제 5 장벽층 212 : 제 2 구리층
본 발명에 따른 반도체 소자는 소정의 구조가 형성된 반도체 기판 상부에 형성되며, 소정 영역에 상기 반도체 기판의 소정 영역을 노출시키는 제 1 다마신 패턴이 형성된 제 1 층간 절연막과, 상기 제 1 다마신 패턴에 형성된 하부 금속층과, 상기 하부 금속층을 포함한 상기 제 1 층간 절연막 상부에 형성되며, 캐패시터가 형성될 부분의 상기 하부 금속층을 노출시키는 제 2 다마신 패턴이 형성된 제 2 층간 절연막과, 상기 제 2 다마신 패턴 내면에 형성된 캐패시터용 유전체막과 상기 제 2 다마신 패턴의 상기 유전체막 상부에 형성된 상부 금속층을 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역에 제 1 다마신 패턴을 형성하는 단계와, 상기 제 1 다마신 패턴에 하부 금속층을 형성하는 단계와, 상기 하부 금속층을 포함한 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막의 소정 영역에 캐패시터가 형성될 부분의 상기 하부 금속층이 노출되도록 제 2 다마신 패턴을 형성하는 단계와, 상기 제 2 다마신 패턴 내면에 캐패시터용 유전체막을 형성하는 단계와, 상기 제 2다마신 패턴의 상기 유전체막 상에 상부 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 내지 도 2(c)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(201) 상부에 제 1 층간 절연막(202)을 형성한다. 다마신 공정으로 제 1 층간 절연막(202)의 소정 영역을 패터닝하여 콘택 및 트렌치로 이루어진 다마신 패턴을 형성한다. 다마신 패턴을 포함한 제 1 층간 절연막(202) 상부에 제 1 장벽층(203)을 형성한 후 제 1 구리층(204)을 형성한다. CMP 공정으로 제 1 구리층(204) 및 제 1 장벽층(203)을 연마하여 제 1 층간 절연막(202)을 노출시킨다. 전체 구조 상부에 캐핑층(205)을 형성한 후 제 2 층간 절연막(206)을 형성한다. 여기서, 캐핑층(205)은 CMP 공정으로 제 1 구리층(204)을 연마하여 제 1 구리층(204)이 대기중에 노출되면 이후 공정에서 산화되는 것을 방지하는 동시에 이후 제 2 층간 절연막(206)의 식각 공정에서 식각정지막으로 작용하는데, SiNx막 또는 SixNy막등의 실리콘 질화물을 이용하여 1000Å 정도의 두께로 형성한다. 또한, 제 2 층간 절연막(206)은 SiO2막, FSG막 또는 소자의 RC 딜레이(Delay)를 방지하기 위해 저유전율의 막으로 형성하며, 다층 배선 구조에 적합한 3000∼12000Å의 두께로 형성한다.
도 2(b)를 참조하면, 제 2 층간 절연막(206) 및 캐핑층(205)의 소정 영역을 식각하여 제 1 구리층(204)을 노출시킨다. 이때, 캐핑층(205)이 잔류하게 될 경우 전자 트랩(Electrical Trap)을 형성하게 되어 캐패시터의 성능을 저하시키게 되므로 과도 식각을 실시하여 완전히 제거해야 한다. 또한, 제 2 층간 절연막(206)이 식각되는 폭은 제 1 구리층(204)의 폭보다 작거나 같도록 한다. 전체 구조 상부에 제 2 장벽층(207), 제 3 장벽층(208), 유전체막(209), 제 4 장벽층(210), 제 5 장벽층(211) 및 제 2 구리층(212)을 순차적으로 형성한다. 여기서, 제 2 및 제 5 장벽층(207 및 211)은 유전체막(209)의 재산화를 방지하기 위해 TaN막을 이용하여 50∼200Å의 두께로 형성하고, 제 3 및 제 4 장벽층(208 및 210)은 제 1 구리층(204) 및 제 2 구리층(212)의 구리 이온이 외부로 확산되는 것을 방지하기 위해 TiN막을 이용하여 50∼200Å의 두께로 형성하며, 유전체막(209)은 높은 유전 상수를 갖는 Ta2O5막을 이용하여 20∼200Å의 두께로 형성한다.
도 2(c)는 CMP 공정을 실시하여 제 2 층간 절연막(206) 상부에 형성된 상기 층들을 제거한 상태의 단면도이다. 이러한 공정에 의해 제 1 구리층(204)이 하부 배선 및 캐패시터의 하부 전극으로 작용하고, 제 2 구리층(212)이 상부 배선 및 캐패시터의 상부 전극으로 작용하는 반도체 소자가 제조된다.
상기한 바와 같이 본 발명의 일 실시예에서는 배선 및 전극으로 다마신 공정에 의해 형성된 구리를 이용하지만, 구리 대신에 다른 배선 물질을 사용할 수 있다. 예를들어 상부 배선 및 상부 전극을 W 또는 Al을 이용하여 형성할 수 있다. 이때, 본 발명의 일 실시예에서 설명된 제 4 장벽층을 형성하지 않아도 되는데, 이를 도 3(a) 내지 도 3(c)를 이용하여 설명하면 다음과 같다.
도 3(a) 내지 도 3(c)는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(301) 상부에 제 1 층간 절연막(302)을 형성한다. 다마신 공정으로 제 1 층간 절연막(302)의 소정 영역을 패터닝하여 콘택 및 트렌치로 이루어진 다마신 패턴을 형성한다. 다마신 패턴을 포함한 제 1 층간 절연막(302) 상부에 제 1 장벽층(303)을 형성한 후 구리층(304)을 형성한다. CMP 공정으로 구리층(304) 및 제 1 장벽층(303)을 연마하여 제 1 층간 절연막(302)을 노출시킨다. 전체 구조 상부에 캐핑층(305)을 형성한 후 제 2 층간 절연막(306)을 형성한다. 여기서, 제 1 층간 절연막(302)은 SiO2막, SiON막 또는 Si3N4막으로 형성한다. 그리고, 캐핑층(305)은 CMP 공정으로 구리층(304)을 연마하여 구리층(304)이 대기중에 노출되면 이후 공정에서 산화되는 것을 방지하는 동시에 이후 제 2 층간 절연막(306)의 식각 공정에서 식각 정지막으로 작용하는데, SiNx막 또는 SixNy막등의 실리콘 질화물을 이용하여 1000Å 정도의 두께로 형성한다. 또한, 제 2 층간 절연막(306)은 SiO2막, FSG막 또는 소자의 RC 딜레이(Delay)를 방지하기 위해 저유전율의 막으로 형성하며, 다층 배선 구조에 적합한 3000∼12000Å의 두께로 형성한다.
도 3(b)를 참조하면, 제 2 층간 절연막(306) 및 캐핑층(305)의 소정 영역을 식각하여 구리층(304)을 노출시킨다. 이때, 캐핑층(305)이 잔류하게 될 경우 전자 트랩(Electrical Trap)을 형성하게 되어 캐패시터의 성능을 저하시키게 되므로 과도 식각을 실시하여 완전히 제거해야 한다. 또한, 제 2 층간 절연막(306)이 식각되는 폭은 구리층(304)의 폭보다 작거나 같도록 한다. 전체 구조 상부에 제 2 장벽층(307), 제 3 장벽층(308), 유전체막(309) 및 제 4 장벽층(310)을 적층한 후 금속층(311)을 순차적으로 형성한다. 여기서, 제 2 장벽층(307)은 구리층(304)의 구리 이온이 외부로 확산되는 것을 방지하기 위해 TaN막을 이용하여 50∼200Å의 두께로 형성하고, 제 3 및 제 4 장벽층(308 및 310)은 유전체막(309)의 재산화를 방지하기 위해 TiN막을 이용하여 50∼200Å의 두께로 형성하며, 유전체막(309)은 SiO2막 또는 Ta2O5막을 이용하여 20∼200Å의 두께로 형성한다. 또한, 금속층(311)은 Al막 또는 W막으로 형성한다.
도 3(c)는 CMP 공정을 실시하여 제 2 층간 절연막(306) 상부에 형성된 상기 층들을 제거한 상태의 단면도이다. 이러한 공정에 의해 구리층(304)이 하부 배선 및 하부 전극으로 작용하고, 금속층(311)이 상부 배선 및 상부 전극으로 작용하는반도체 소자가 제조된다.
상기와 같이 본 발명의 다른 실시예에 따라 제조된 반도체 소자를 반도체 제조 공정중 반도체 웨이퍼의 최상부에 적용할 경우에는 정전기 방전 보호(ESD Protection)를 위한 캐패시터를 형성하는데 사용될 수 있으므로 그 활용도가 매우 높다. 한편, 본 발명의 다른 실시예에서는 제 1 층간 절연막을 SiO2막을 포함한 SiON막 또는 Si3N4막으로 형성하는데, 이 경우에는 고전압에 대한 캐패시터 특성이 요구되므로 SiO2막을 유전체막으로 사용할 수 있다.
상술한 바와 같이, 본 발명에 의하면, 유전체막으로 높은 유전 상수를 갖는 Ta205막을 얇게 형성함으로써 높은 캐패시턴스와 낮은 누설 전류 밀도를 갖는 캐패시터를 제조할 수 있다.또한, 본 발명에 의하면, 다마신 공정을 이용하여 캐패시터를 제조함으로써 공정을 단순화시킬 수 있으며, 종래기술에 비해 단차가 발생되지 않기 때문에 공정집적에 이롭다.

Claims (39)

  1. 소정의 구조가 형성된 반도체 기판 상에 상하로 형성되고, 각각 제 1 및 제 2 다마신 패턴이 형성된 제 1 및 제 2 층간 절연막; 및
    상기 제 1 및 제 2 다마신 패턴 내에 형성된 캐패시터를 포함하되,
    상기 캐패시터는,
    상기 제 1 다마신 패턴을 매립하도록 형성된 하부 금속층;
    상기 제 2 다마신 패턴의 내부면을 따라 순차적으로 형성된 제 1 및 제 2 장벽층;
    상기 제 2 장벽층 상에 형성되고, Ta2O5막으로 이루어진 유전체막;
    상기 유전체막 상에 형성된 제 3 및 제 4 장벽층; 및
    상기 제 4 장벽층 상에 상기 제 2 다마신 패턴을 매립하도록 형성된 상부 금속층을 포함하고,
    상기 제 1 및 제 4 장벽층은 각각 상기 하부 금속층 및 상부 금속층의 금속 이온이 외부로 확산되는 것을 방지하기 위하여 TaN막으로 이루어지고, 상기 제 2 및 제 3 장벽층은 상기 유전체막의 재산화를 방지하기 위하여 TiN막으로 이루어진 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 금속층은 상기 유전체막을 사이에 두고 상기 캐패시터의 하부전극으로 기능하고, 상기 상부 금속층은 상기 캐패시터의 상부전극으로 기능하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 금속층은 구리, 텅스텐 및 알루미늄 중 어느 하나로 이루어진 반도체 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 상부 금속층은 구리, 텅스텐 및 알루미늄 중 어느 하나인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 층간 절연막과 상기 하부 금속층 사이에 형성된 제 5 장벽층을 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 층간 절연막과 제 2 층간 절연막 사이에 형성된 캡핑층을 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 캡핍층은 실리콘 질화물로 형성된 반도체 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 소정의 구조가 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막을 패터닝하여 제 1 다마신 패턴을 형성하는 단계;
    상기 제 1 다마신 패턴이 매립되도록 하부 금속층을 형성하는 단계;
    전체 구조 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 하부 금속층이 노출되도록 상기 제 2 층간 절연막을 패터닝하여 제 2 다마신 패턴을 형성하는 단계;
    상기 제 2 다마신 패턴의 내부면을 따라 제 1 및 제 2 장벽층을 형성하는 단계;
    상기 제 2 장벽층 상에 Ta2O5막으로 유전체막을 형성하는 단계;
    상기 유전체막 상에 제 3 및 제 4 장벽층을 형성하는 단계; 및
    상기 제 4 장벽층 상에 상기 제 2 다마신 패턴이 매립되도록 상부 금속층을 형성하는 단계를 포함하되,
    상기 제 1 및 제 4 장벽층은 각각 상기 하부 금속층 및 상부 금속층의 금속 이온이 외부로 확산되는 것을 방지하기 위하여 TaN막으로 이루어지고, 상기 제 2 및 제 3 장벽층은 상기 유전체막의 재산화를 방지하기 위하여 TiN막으로 이루어진 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 하부 금속층은 상기 유전체막을 사이에 두고 캐패시터의 하부전극으로 기능하고, 상기 상부 금속층은 상기 캐패시터의 상부전극으로 기능하는 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 하부 금속층은 구리, 텅스텐 또는 알루미늄 중 어느 하나로 이루어진 반도체 소자의 제조 방법.
  15. 삭제
  16. 제 12 항에 있어서,
    상기 상부 금속층은 구리, 텅스텐 및 알루미늄 중 어느 하나로 이루어진 반도체 소자의 제조 방법.
  17. 제 12 항에 있어서,
    상기 하부 금속층을 형성하기 전, 상기 제 1 다마신 패턴의 내부면을 따라 제 5 장벽층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제 12 항에 있어서,
    상기 제 2 층간 절연막을 형성하기 전, 상기 하부 금속층을 포함한 상기 제 1 층간 절연막 상부에 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 캡핍층은 실리콘 질화물로 이루어진 반도체 소자의 제조 방법.
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