KR100403323B1 - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

Info

Publication number
KR100403323B1
KR100403323B1 KR1019960025805A KR19960025805A KR100403323B1 KR 100403323 B1 KR100403323 B1 KR 100403323B1 KR 1019960025805 A KR1019960025805 A KR 1019960025805A KR 19960025805 A KR19960025805 A KR 19960025805A KR 100403323 B1 KR100403323 B1 KR 100403323B1
Authority
KR
South Korea
Prior art keywords
pattern
photoresist
groove
film
insulating film
Prior art date
Application number
KR1019960025805A
Other languages
English (en)
Other versions
KR980003883A (ko
Inventor
김대영
김현곤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019960025805A priority Critical patent/KR100403323B1/ko
Publication of KR980003883A publication Critical patent/KR980003883A/ko
Application granted granted Critical
Publication of KR100403323B1 publication Critical patent/KR100403323B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본발명은 반도체 소자의 패턴 형성 방법에 관한것으로, 특히 패턴을 형성하기 위해 먼저 패턴이 들어갈 부분에 홈을 형성하고 패턴할 물질을 전면적으로 증착하고 그 홈 속에서만 패턴할 물질이 남도록 하는 것으로 패턴이 어떤 물질 상부에 형성되는 것보다 외부의 여러가지 조건에서도 패턴이 떨어져 나가거나 끊어지는 현상은 억제된다.

Description

반도체 소자에서 패턴 형성 방법
본 발명은 반도체 소자의 패턴 형성 방법에 관한것으로, 특히 패턴을 형성하기 위해 먼저 패턴이 들어갈 부분에 홈을 형성하고 패턴할 물질을 전면적으로 증착하고 그 홈 속에서만 패턴할 물질이 남도록 하는 패턴 형성 방법에 관한것이다.
종래에는 어떤 패턴을 형성하기위해서는 먼저 패턴 할 물질을 증착하고 감광막을 코팅하고 마스크를 사용하여 노광 및 현상, 식각등의 공정을 거쳤는데 이렇게할 경우 패턴이 어떤 물질위에 형성되어 결국 단차가 발생하게 되어 후속 공정시 높은 단차로 인해 문제점들이 발생한다.
또 패턴이 어떤 물질 위에 형성되어 있는 상태가 되기 때문에 세정등의 공정에서 떨어져 나가는 현상(Lifting, Peeling)등이 발생하여 패턴을 매우 가늘게하는데 한계가 있다.
패턴이 매우가늘거나, 밑에 층에 접촉해 있는 면적이 작을때는 쉽게 떨어져 나가는 현상이 발생한다.
따라서, 본 발명은 상기의 문제점들을 해소 하기 위하여 패턴이 형성될 부분에 홈을 파고 패턴할 물질을 전면적으로 증착을 한 후 식각하여 홈에 물질을 남겨서 패턴을 형성하는 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체소자의 패턴 형성 방법에 있어서,
제 1 절연막에 필요한 형태와 일정 깊이의 홈을 형성하는 단계와,
도전층을 전면적으로 증착한 후, 그 상부에 감광막을 도포하는 단계와,
상기 감광막을 일정 두께 제거하여 하여 홈의 요부에만 남는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 장벽으로 이용하여 도전층을 식각하여 도전층 패턴을 형성하는 단계와,
상기 감광막 패턴을 제거한다음, 전체적으로 제 2 절연막을 증착하는 단계를 포함 하는 것이다.
상기와 같이 홈에 패턴이 형성될 물질을 형성하는 방법은 패턴이 어떤 물질 상부에 형성되는 것보다 외부의 여러가지 조건에서도 패턴이 떨어져 나가거나 끊어지는 현상은 방지 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
제1도 내지 제5도는 본 발명의 제1 실시예에 의해 홈에 패턴을 형성하는 방법을 도시한 단면도이다.
제1도는 제 1 절연막(1)에 원하는 패턴 형상을 갖는 일정 깊이의 홈(2)을 형성한 상태의 단면도이다.
상기 홈(2)은 도전 배선 마스크를 이용한 식각 공정으로 상기 제 1 절연막(1)의 일정 깊이를 식각하여 형성하는 것이다.
제2도는 도전층(3) 예를들어 금속층 또는 폴리실리콘층을 전면적으로 증착한 후, 그 상부에 감광막(4)을 도포한 단면도이다.
상기 감광막(4)은 평탄화가 잘되는 성질이어서 코팅시 쉽게 평탄화가 된다.
제3도는 상기 감광막(3)을 전면 식각을 하여 홈(2) 상부의 요부에만 감광막(4)이 남는 감광막 패턴(3')을 형성한 상태의 단면도이다.
상기 감광막(4)의 식각은 전면 식각시 홈부분의 감광막 깊이가 두껍기 때문에 홈 부분 감광막만 저절로 남게되며, 또 다른 방법은 감광막을 기계적 화학적 연마의 방법으로 일정 두께 제거하여도 가능하다.
제4도는 상기 남아있는 감광막(4)을 식각 장벽으로 이용하여 도전층(3)을 식각하여 도전층 패턴(3')을 형성하고, 그 상부의 감광막(4)을 제거한 상태의 단면도이다.
상기 도전층(3) 식각시 완전하게 식각을 위해 어느정도 과도하게 식각해야함으로 홈의 옆 부분에 약간의 단차가 발생할 수 있다.
제5도는 상기 홈(2)에 도전층 패턴(3')을 형성 한 후 제 2 절연막(5)을 증착한 것을 도시한 단면도로서, 별도의 평탄화 방법을 사용하지 않아도 이미 패턴을 홈속에 형성해 놓았기 때문에 저절로 평탄화가 이루어진다.
제6도 내지 제10도는 본 발명의 제2 실시예에 의해 홈에 패턴을 형성하는 방법을 도시한 단면도이다.
제6도는 제 1 절연막(11) 위에 상기 제1 절연막(11)과 식각 선택비가 다른 제 2 절연막(12)을 증착한 상태의 단면도이다.
제7도는 도전 배선 마스크를 이용하여 제 2 절연막(12)을 식각하고, 계속하여 제 1 절연막(11)의 일정 깊이만 식각하여 홈(13)을 형성한 단면도이다.
상기 도전 배선 마스크는 원하는 형태의 도전 배선으로 디자인할수 있다.
제8도는 도전층(14) 예를들어 금속층 또는 폴리실리콘층을 전체적으로 증착하고, 그 위에 감광막(15)을 도포한 단면도이다.
제9도는 상기 감광막(15)을 전면식각 하여 상기 홈(13)이 있는 부분에만 남도록 한 감광막 패턴(15')을 형성한 상태의 단면도이다.
제10도는 상기 감광막 패턴(15')을 식각 장벽으로하여 하부의 도전층(14)을 식각 하여 상기 홈(13)에 도전층 패턴(14')을 형성하고, 상기 제 2 절연막(12)을식각한다음, 남아있는 감광막 패턴(15')을 제거한후, 전체적으로 제3 절연막(16)을 증착한 단면도로서, 별도의 평탄화 공정을 진행 하지 않아도 제3 절연막(16)이 평탄하게 형성된다.
상기와 같은 방법으로 패턴을 할 경우 도전층 패턴들 사이에 상호 접속되는 브릿지(Bridge) 현상을 방지할 수 있을 뿐 아니라 형성된 패턴이 단차를 전혀 유발하지 않아 후속공정을 매우 용이하게 진행할 수가 있다.
또한, 본 발명은 패턴을 홈속에 파묻는 공정을 채택하기 때문에 옆의 도전체 라인 끼리 단락되는 현상을 방지할 수 있을 뿐 아니라 후속공정에 전혀 단차를 유발하지 않는다.
본 발명은 소자가 고집적화 될수록 라인이 미세화되는데 라인이 미세화 될수록 라인과 표면과의 접촉 부분이 작아지는데 이렇게 될 경우 세정공정이나 또는 어떤 외부의 충격에 의해 쉽게 떨어져나가는 현상을 극복할 수 가 있다.
제1도 내지 제5도는 본 발명의 제1 실시예에 의해 홈에 패턴을 형성하는 방법을 도시한 단면도이다.
제6도 내지 제10도는 본 발명의 제2 실시예에 의해 홈에 패턴을 형성하는 방법을 도시한 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
1, 11 : 제1 절연막 2 , 13 : 홈
3, 14 : 도전층 4, 15 : 감광막
5, 12 : 제2 절연막 16 : 제3 절연막

Claims (9)

  1. 반도체소자의 패턴 형성 방법에 있어서,
    제 1 절연막에 필요한 형태와 일정 깊이의 홈을 형성하는 단계와,
    도전층을 전면적으로 증착한 후, 그 상부에 감광막을 도포하는 단계와,
    상기 감광막을 일정 두께 제거하여 하여 홈의 요부에만 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각 장벽으로 이용하여 도전층을 식각하여 도전층 패턴을 형성하는 단계와,
    상기 감광막 패턴을 제거한다음, 전체적으로 제 2 절연막을 증착하는 단계를 포함하는 반도체소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 감광막 패턴을 형성하기 위해 전면 식각으로 상기 감광막의 일정 두께를 제거하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 감광막 패턴을 형성하기 위해 화학적 기계적 연마 방법으로 상기 감광막의 일정 두께를 제거하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 홈은 도전 배선이 형성될 위치에 길게 형성하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
  5. 반도체소자의 패턴 형성 방법에 있어서,
    제 1 절연막 상부에 식각선택비가 다른 제2 절연막을 증착하는 단계와,
    상기 제2 절연막과 그하부의 제1 절연막의 일정부분을 식각하여 필요한 형상의 홈을 형성하는 단계와,
    도전층을 전면적으로 증착한 후, 그 상부에 감광막을 도포하는 단계와,
    상기 감광막을 일정 두께 제거하여 하여 홈의 요부에만 감광막패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각 장벽으로 이용하여 도전층을 식각하여 도전층 패턴을 형성하는 단계와,
    상기 감광막 패턴과 제2 절연막을 제거한다음, 전체적으로 제 3 절연막을 증착하는 단계를 포함하는 반도체소자의 패턴 형성 방법.
  6. 제5항에 있어서,
    상기 감광막 패턴을 형성하기 위해 전면 식각으로 상기 감광막의 일정 두께를 제거하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
  7. 제5항에 있어서,
    상기 감광막 패턴을 형성하기 위해 화학적 기계적 연마 방법으로 상기 감광막의 일정 두께를 제거하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
  8. 제5항에 있어서,
    상기 홈은 도전 배선이 형성될 위치에 길게 형성하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
  9. 제5항에 있어서,
    상기 도전층은 금속층 또는 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자에서 패턴 형성 방법.
KR1019960025805A 1996-06-29 1996-06-29 반도체 소자의 패턴 형성방법 KR100403323B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960025805A KR100403323B1 (ko) 1996-06-29 1996-06-29 반도체 소자의 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960025805A KR100403323B1 (ko) 1996-06-29 1996-06-29 반도체 소자의 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR980003883A KR980003883A (ko) 1998-03-30
KR100403323B1 true KR100403323B1 (ko) 2004-05-10

Family

ID=37422528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960025805A KR100403323B1 (ko) 1996-06-29 1996-06-29 반도체 소자의 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR100403323B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207055A (ja) * 1985-03-11 1986-09-13 Nec Corp 半導体記憶装置
JPH0677487A (ja) * 1992-07-01 1994-03-18 Hyundai Electron Ind Co Ltd 薄膜トランジスター及びその製造方法
KR940016619A (ko) * 1992-12-12 1994-07-23 김주용 반도체 소자의 게이트전극 형성방법
KR950021584A (ko) * 1993-12-30 1995-07-26 김주용 반도체 기억소자 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207055A (ja) * 1985-03-11 1986-09-13 Nec Corp 半導体記憶装置
JPH0677487A (ja) * 1992-07-01 1994-03-18 Hyundai Electron Ind Co Ltd 薄膜トランジスター及びその製造方法
KR940016619A (ko) * 1992-12-12 1994-07-23 김주용 반도체 소자의 게이트전극 형성방법
KR950021584A (ko) * 1993-12-30 1995-07-26 김주용 반도체 기억소자 형성방법

Also Published As

Publication number Publication date
KR980003883A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
KR970018091A (ko) 반도체장치 및 그 제조방법
EP0887849A3 (en) Method for fabricating capacitor for semiconductor device
US5294296A (en) Method for manufacturing a contact hole of a semiconductor device
US5354713A (en) Contact manufacturing method of a multi-layered metal line structure
JPH05243193A (ja) 半導体集積回路における内部接点を露出させる複数のコンタクトホールを形成する方法
KR100403323B1 (ko) 반도체 소자의 패턴 형성방법
CN1050693C (zh) 半导体器件薄膜的平面化方法
KR100505414B1 (ko) 정렬 키 형성 방법
KR0161421B1 (ko) 반도체장치의 접촉창 및 그것의 형성방법
KR100598308B1 (ko) 반도체 소자의 다마신 패턴 형성방법
KR910000277B1 (ko) 반도체 장치의 제조방법
KR100213190B1 (ko) 반도체 장치의 미세패턴 형성 방법
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법
KR100390941B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100318269B1 (ko) 반도체 소자의 게이트 형성방법
KR940005609B1 (ko) 단차가 없는 도전층 패턴 제조방법
KR970003718B1 (ko) 금속배선 형성방법
KR100246807B1 (ko) 반도체 소자의 제조 방법
KR100281147B1 (ko) 콘택홀 형성방법
KR100917812B1 (ko) 듀얼 다마신을 갖는 반도체 장치의 제조 방법
KR0179707B1 (ko) 반도체 장치의 다층 배선구조 및 그 제조방법
KR0148326B1 (ko) 반도체 소자의 제조방법
KR0137980B1 (ko) 텅스텐 플러그 제조방법
KR950010857B1 (ko) 배선 패턴 형성방법
KR19990059099A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee