KR970018091A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

배선폭, 간격의 축소에 대응할 수 있는 차세대 배선 형성방법을 제공한다. 기판(11) 상에는 스토퍼막(13a)과 절연막(13b)이 형성된다. 스토퍼막(13a)에는 절연막(13b)에 대해 RIE에 의한 선택비가 큰 것이 선택된다. 절연막(13b) 상에는 스토퍼막(14a)과 절연막(14b)이 형성된다. 스토퍼막(14a)에는 콘택트홀(32)의 패턴이 형성되어 있다. 레지스트막(35)에는 배선패턴이 형성되어 있다. 레지스트막(35) 및 스토퍼막(14a)를 마스크로 하여 RIE에 의해 절연막(13b, 14b)을 에칭하면 배선 형성을 의한 홈(31)과 콘택트플러그 형성을 위한 콘택트홀(32)이 자기정합적으로 동시에 형성된다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시형태에 따른 반도체장치를 나타내는 단면도.

Claims (46)

  1. 반도체기판과; 상기 반도체기판 상에 형성되는 제1스토퍼막과; 상기 제1스토퍼막 상에 형성되는 제1절연막과; 상기 제1절연막 상에 형성되는 제2스토퍼막과; 상기 제2스토퍼막 상에 형성되는 제2절연막과; 상기 제2스토퍼막과 상기 제2절연막에 설치되는 홈 및 상기 제1스토퍼막과 상기 제1절연막에 설치되어 상기 홈의 바닥부에서부터 상기 반도체기판에까지 이르는 콘택트홀 내에 채워지는 도전부재를 구비하고, 상기 콘택트홀의 바닥면과 측면의 각부에 있어서의 상기 제1스토퍼막은 상기 콘택트홀의 바닥면 또는 측면과 상기 제1스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 지니며, 또한 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 제2스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  2. 반도체기판과; 상기 반도체기판 상에 형성되는 배선과; 상기 배선 상에 형성되는 제1스토퍼막과; 상기 제1스토퍼막 상에 형성되는 제1절연막과; 상기 제1절연막 상에 형성되는 제2스토퍼막과; 상기 제2스토퍼막 상에 형성되는 제2절연막과; 상기 제2스토퍼막과 상기 제2절연막에 설치된 홈 및 상기 제1스토퍼막과 상기 제1절연막에 설치되어 상기 홈의 바닥부에서부터 상기 배선에까지 이르는 콘택트홀 내에 채워지는 도전부재를 구비하고, 상기 콘택트홀의 바닥면과 측면의 각부에 있어서의 상기 제1스토퍼막은 상기 콘택트홀의 바닥면 또는 측면과 상기 제1스토퍼막의 표면이 둔간으로 교차하도록 테이퍼 형상을 지니며, 또한 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 제2스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 형성되는 기초막과, 상기 콘택트홀 및 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 도전부재는 상기 콘택트홀을 채우는 금속막과, 상기 홈의 바닥면, 측면 및 콘택트홀을 채우는 금속막 상에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면, 및 상기 홈의 바닥면과 측면에 형성되는 기초막과, 상기 콘택트홀 및 홈 내부를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 도전부재는 상기 콘택트홀을 채우는 금속막과, 상기 홈의 바닥면, 측면 및 콘택트홀을 채우는 금속막 상에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  7. 반도체기판과; 상기 반도체기판 상에 형성되는 스토퍼막과; 상기 스토퍼막 상에 형성되는 절연막과; 상기 스토퍼막과 상기 절연막에 설치되며, 상기 절연막의 표면에서부터 상기 반도체기판에까지 이르는 콘택트홀 내에 채워지는 도전부재를 구비하며, 상기 콘택트홀의 바닥면과 측면의 각부에 있어서의 상기 스토퍼막은 상기 콘택트홀의 바닥면 또는 측면과 상기 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면 및 측면에 형성되는 기초막과, 상기 콘택트홀 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  9. 반도체기판과; 상기 반도체기판 상에 형성되는 제1절연막과; 상기 제1절연막 상에 형성되는 스토퍼막과; 상기 스토퍼막 상에 형성되는 제2절연막과; 상기 스토퍼막과 상기 제2절연막에 설치되며, 상기 제2절연막의 표면에서부터 상기 제1절연막의 표면에까지 이르는 홈 내에 채워지는 도전부재를 구비하며, 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 도전부재는 상기 홈의 바닥면 및 측면에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  11. 반도체기판 상에 제1스토퍼막을 형성하는 공정과; 상기 제1스토퍼막 상에 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 제2스토퍼막을 형성하는 공정과; 상기 제2스토퍼막에 개공영역을 형성하는 공정과; 상기 제1절연막 및 상기 제2스토퍼막 상에 제2절연막을 형성하는 공정과; 상기 제2절연막 상에 레지스트막을 형성하는 공정과; 상기 레지스트막에 대하여 적어도 상기 제2스토퍼막의 개공영역 상을 포함한 상기 제2절연막 표면이 노출되는 패턴을 형성하는 공정과; 상기 레지스트막을 마스크하여 상기 제2절연막을 에칭하여 상기 제2절연막에 홈을 형성하는 동시에, 상기 제2스토퍼막과 상기 레지스트막을 마스크로 하여 상기 제1절연막을 에칭하여 상기 제1절연막에 콘택트홀을 형성하는 공정과; 상기 콘랙트홀의 바닥부의 상기 제1스토퍼막을 제거하는 공정과; 상기 콘택트홀 및 상기 홈 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제11항에 있어서, 상기 제1스토퍼막을 제거한 상기 콘택트홀의 바닥부는 상기 반도체기판상의 층간절연막 사이의 배선층, 상기 반도체기판 표면의 불순물확산층, 상기 반도체기판에 형성된 소자의 게이트전극 중에서 어느 것의 도전영역을 포함하며, 상기 홈의 상층의 배선이 되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 반도체기판 상에 배선을 형성하는 공정과; 상기 배선 상에 제1스토퍼막을 형성하는 공정과; 상기 제1스토퍼막 상에 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 제2스토퍼막을 형성하는 공정과; 상기 제2스토퍼막에 개공영역을 형성하는 공정과; 상기 제1절연막 및 제2스토퍼막 상에 제2절연막을 형성하는 공정과; 상기 제2절연막 상에 레지스트막을 형성하는 공정과; 상기 레지스트막에 대하여, 적어도 상기 제2스토퍼막의 개공영역을 포함한 상기 제2절연막 표면이 노출되는 패턴을 형성하는 공정과; 상기 레지스트막을 마스크로 하여 상기 제2절연막을 에칭하여 상기 제2절연막에 홈을 형성하는 동시에. 상기 제2스토퍼막과 상기 레지스트막을 마스크로 하여 상기 제1절연막을 에칭하여 상기 제1절연막에 콘택트홀을 형성하는 공정과; 상기 콘택트홀의 바닥부의 상기 제1스토퍼막을 제거하는 공정과; 상기 콘택트홀의 및 상기 홈 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제11항에 있어서, 상기 제2스토퍼막에 형성되는 개공영역은 상기 홈의 에칭폭보다 큰 치수인 것을 특징으로 하는 반도체장치 제조방법.
  15. 제11항에 있어서, 상기 콘택트홀의 바닥부의 상기 제1스토퍼막 및 상기 홈의 바닥부의 상기 제2스토퍼막은 에칭중에 측벽보호막이 퇴적하는 조건하에서 실시하는 반응성 이온에칭에 의해 제거되며, 상기 콘택트홀의 바닥면과 측면의 각부에는 테이퍼 형상을 갖는 상기 제1스토퍼막이 잔존하고, 상기 홈의 바닥면과 측면의 각부에는 테이퍼 형상을 갖는 상기 제2스토퍼막이 잔존하는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제11항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 기초막을 형성한 후에, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  17. 제13항에 있어서, 상기 제2스토퍼막에 형성되는 개공영역은 상기 홈의 에칭폭보다 큰 치수인 것을 특징으로 하는 반도체장치 제조방법.
  18. 제13항에 있어서, 상기 콘택트홀 바닥부의 상기 제1스토퍼막 및 상기 홈 바닥부의 상기 제2스토퍼막은 에칭 중에 측벽보호막이 퇴적되는 조건하에서 실시되는 반응성 이온에칭에 의해 제거되며, 상기 콘택트홀의 바닥면과 측면의 각부에는 테이퍼 형상을 갖는 상기 제1스토퍼막이 잔존하고, 상기 홈의 바닥면과 상기 측면의 각부에는 테이퍼 형상을 갖는 상기 제2스토퍼막이 잔존하는 것을 특징으로 해는 반도체장치 제조방법.
  19. 제13항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 기초막을 형성한 후에, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  20. 제13항에 있어서, 상기 도전부재는 홈 내에 있어서는 상기 배선의 상층배선이 되며, 상기 콘택트홀 내에 있어서는 배선 사이의 콘택트플러그가 되는 것을 특징으로 하는 반도체장치 제조방법.
  21. 제11항에 있어서, 상기 도전부재는 상기 콘택트홀 내에 금속막을 채운 후에, 상기 홈의 바막면과 측면 및 상기 콘택트홀 내의 금속막 상에 기초막을 형성하고, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  22. 제12항에 있어서, 상기 도전부재는 상기 콘택트홀 내에 금속막을 채운 후에, 상기 홈의 바닥면과 측면 및 콘택트홀 내의 금속막 상에 기초막을 형성하고, 상기 기초막 상에 금속막을 형성항으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  23. 반도체기판 상에 스토퍼막을 형성하는 공정과; 상기 스토퍼막 상에 절연막을 형성하는 공정과; 상기 절연막을 에칭하여 상기 절연막의 표면에서부터 상기 반도체기판에까지 이르는 콘택트홀을 형성하는 공정과; 상기 콘택트홀의 바닥부의 상기 스토퍼막을 에칭중에 측벽보호막이 퇴적하는 조건하에서 실시하는 반응성 이온에칭에 의해 제거하고, 상기 콘택트홀의 바닥면과 측면의 각부에 테이퍼 형상을 갖는 상기 스토퍼막이 잔존시키는 공정과; 상기 콘택트홀 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  24. 제23항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면 및 측면에 기초막을 형성한 후에, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  25. 반도체기판 상에 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 스토퍼막을 형성하는 공정과; 상기 스토퍼막 상에 제2절연막을 형성하는 공정과; 상기 제2절연막을 에칭하여 상기 제2절연막의 표면에서부터 상기 제1절연막의 표면에까지 이르는 홈을 형성하는 공정과; 상기 홈의 바닥부의 상기 스토퍼막을 에칭 중에 측벽보호막이 퇴적하는 조건하에서 실시하는 반응성 이온에칭에 의해 제거하고, 상기 홈의 바닥면과 측면의 각부에 테이퍼 형상을 갖는 상기 스토퍼막을 잔존시키는 공정과; 상기 홈 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  26. 제25항에 있어서, 상기 도전부재는 상기 홈의 바닥면 및 측면에 기초막을 형성한 후에, 상기 기초막상에 금속막을 형성함으로써 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  27. 층간절연막을 사이에 두고 설치된 제1도전영역과 그 상층의 제2도전영역의 일부끼리를 전기적으로 접속하는 매립전극을 갖는 반도체장치 제조방법에 있어서, 상기 층간절연막의 일부인 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 이 제1절연막과 에칭선택비가 다른 절연성의 보호막을 형성하는 공정과; 상기 보호막에 대해 미리 상기 매립전극의 형성영역을 포함한 개공영역을 형성하는 공정과; 상기 보호막 및 개공영역을 덮는 상기 층간절연막의 일부인 제2절연막을 형성하는 공정과; 상기 보호막이 바닥부가 되는 상기 제2도전영역용의 홈을 형성함과 더불어, 이 홈의 형성시에 있어서 겹쳐지는 상기 보호막의 개공영역 부분을 매개로 상기 제1도전영역에 도달하는 콘댁트홀을 형성하는, 상기 제1절연막에 대한 에칭공정과; 상기 콘택트홀 및 홈에 도전부재를 동시에 매립하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  28. 제26항에 있어서, 상기 에칭공정은 상기 제2절연막 상에 패턴화된 레지스트막을 마스크로 하여 이방성으로 에칭하는 것을 특징으로 하는 반도체장치 제조방법.
  29. 제27항에 있어서, 상기 제1절연막을 형성하는 공정 전에 상기 제1도전영역상에 상기 보호막과 동등한 성질의 막두께의 예비보호막을 형성하는 공정과, 상기 층간절연막에 대한 에칭공정 후에 상기 보호막 및 예비보호막을 제거하는 에칭공정을 포함는 것을 특징으로 하는 반도체장치 제조방법.
  30. 제27항에 있어서, 상기 보호막에 대한 개공영역은 상기 홈의 에칭폭보다 큰 치수로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  31. 제27항에 있어서, 상기 제1도전영역은 층간절연막 사이의 배선층, 기판상의 불순물확산층 소자의 게이트전극 중에서 어느 것을 포함하며, 상기 제2도전영역은 상기 홈 내에 형성되는 배선층인 것을 특징으로 하는 반도체장치 제조방법.
  32. 제27항에 있어서, 상기 제2도전영역은 상기 홈 내에 형성되는 배선이며, 상기 보호막의 개공영역은 상기 제2도전영역 중의 배선을 가로지르도록 형성하는 슬릿영역이며, 이 슬릿영역과 상기 홈의 형성영역이 에칭방향에서 공유하는 부분을 상기 콘택트홀의 형성영역으로 하고 있는 것을 특징으로 하는 반도체장치 제조방법.
  33. 제27항에 있어서, 상기 홈은 복수 병렬로 형성하고, 상기 제2도전영역은 이를 각 홈 내에 매립된 상기 도전부재로 이루어지는 복수의 배선을 구성하는 것이며, 상기 보호막의 개공영역은 상기 복수의 배선을 가로지르도록 형성하는 슬릿영역이며, 상기 슬릿영역과 상기 홈의 형성영역이 에칭방향으로 공유하는 부분을 상기 콘택트홀 형성영역으로 하고 있는 것을 특징으로 하는 반도체장치 제조방법.
  34. 제33항에 있어서, 상기 콘택트홀은 평행하는 상기 홈 2개에 각각 대향하도록 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  35. 제27항에 있어서, 상기 도전부재의 기초막을 형성하는 공정을 추가로 포함하고, 이 기초막을 확산방지용으로 하는 것을 특징으로 하는 반도체장치 제조방법.
  36. 제35항에 있어서, 상기 기초막은 Ti, W, CO 중의 어느 금속을 주성분으로 하는 도전체인 것을 특징으로 하는 반도체장치 제조방법.
  37. 실리콘기판 또는 실리콘기판 상에 형성된 도전영역 상에 제1절연막을 퇴적하는 공정과; 상기 제1절연막에 대해 에칭선택비가 다른 제2절연막을 퇴적하는 공정과; 상기 제2절연막에 대해 에칭선택비가 다른 제3절연막을 퇴적하는 공정과; 상기 제3절연막에 대해, 후에 제2절연막을 개공하기 위한 슬릿영역을 미리 형성하는 공정과; 상기 제3절연막 및 슬릿영역 상에 상기 제3절연막과 에칭선택비가 다른 제4절연막을 퇴적하는 공정과; 상기 제3절연막을 에칭스토퍼로 하여 상기 제4절연막에 대해 배선영역이 되는 제1개공부를 형성하는 동시에, 상기 슬릿영역과 제1개공부가 겹쳐지는 영역에 대응하는 상기 제2절연막에 대해 제2개공부를 형성하는 제1에칭공정과; 상기 제3절연막 및 제1절연막을 제거하여 상기 제2개공부를 상기 도전영역에 도달시키는 제2에칭공정과; 상기 제1, 제2개공 내부에 도전부재를 동시에 매립하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  38. 제37항에 있어서, 상기 제3절연막은 상기 도전부재에 접촉하여 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  39. 제37항에 있어서, 상기 제1절연막은 상기 도전영역에 접촉하여 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  40. 제37항에 있어서, 상기 제3절연막의 에칭속도를 E3, 상기 제3절연막에서부터 상기 제1절연막까지의 상기 제2절연막의 두께를 T, 이 제2절연막의 에칭속도를 E2로 하면, 상기 제3절연막의 막두께는 (E3/E2)×T에 의해 산출되는 값보다도 큰 것임을 특징으로 하는 반도체장치 제조방법.
  41. 제37항에 있어서, 상기 제1 및 제3절연막은 동등한 성질이며, 상기 제2 및 제4절연막은 동등한 성질인 것을 특징으로 하는 반도체장치 제조방법.
  42. 제37항에 있어서, 상기 제3절연막에 대한 슬릿영역은 상기 제1개공부의 한쪽 주변방향에 대해 이 제1개공부보다 큰 치수로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  43. 제37항에 있어서, 상기 제1개공부는 적어도 2개가 병행하여 에칭되는 홈이며, 상기 슬릿영역은 이 2개의 홈을 가로지르도록 형성되는 것이고, 상기 제2개공부는 슬릿영역과 홈의 형성영역이 에칭방향에서 공유하는 부분으로 규정되는 것을 특징으로 하는 반도체장치 제조방법.
  44. 제43항에 있어서, 상기 홈은 리소그라피기술을 이용하여 형성되며, 상기 홈 사이의 간격은 리소그라피기술의 최소 해상스페이스와 동등한 것을 특징으로 하는 반도체장치 체조방법.
  45. 제37항에 있어서, 상기 도전부재의 기초막을 형성하는 공정을 구비하고, 이 기초막을 확산방지용으로 하는 것을 특징으로 하는 반도체장치 제조방법.
  46. 제45항에 있어서, 상기 기초막은 Ti, W, Co 중의 어느 금속을 주성분으로 하는 도전체인 것을 특징으로 하는 반도체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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