KR970018091A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR970018091A
KR970018091A KR1019960043399A KR19960043399A KR970018091A KR 970018091 A KR970018091 A KR 970018091A KR 1019960043399 A KR1019960043399 A KR 1019960043399A KR 19960043399 A KR19960043399 A KR 19960043399A KR 970018091 A KR970018091 A KR 970018091A
Authority
KR
South Korea
Prior art keywords
film
insulating film
groove
contact hole
stopper
Prior art date
Application number
KR1019960043399A
Other languages
English (en)
Other versions
KR100253852B1 (ko
Inventor
마사히로 이노하라
히테키 시바타
다다시 마츠노
Original Assignee
니시무로 타이조
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이조, 가부시끼가이샤 도시바 filed Critical 니시무로 타이조
Publication of KR970018091A publication Critical patent/KR970018091A/ko
Application granted granted Critical
Publication of KR100253852B1 publication Critical patent/KR100253852B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

배선폭, 간격의 축소에 대응할 수 있는 차세대 배선 형성방법을 제공한다. 기판(11) 상에는 스토퍼막(13a)과 절연막(13b)이 형성된다. 스토퍼막(13a)에는 절연막(13b)에 대해 RIE에 의한 선택비가 큰 것이 선택된다. 절연막(13b) 상에는 스토퍼막(14a)과 절연막(14b)이 형성된다. 스토퍼막(14a)에는 콘택트홀(32)의 패턴이 형성되어 있다. 레지스트막(35)에는 배선패턴이 형성되어 있다. 레지스트막(35) 및 스토퍼막(14a)를 마스크로 하여 RIE에 의해 절연막(13b, 14b)을 에칭하면 배선 형성을 의한 홈(31)과 콘택트플러그 형성을 위한 콘택트홀(32)이 자기정합적으로 동시에 형성된다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시형태에 따른 반도체장치를 나타내는 단면도.

Claims (46)

  1. 반도체기판과; 상기 반도체기판 상에 형성되는 제1스토퍼막과; 상기 제1스토퍼막 상에 형성되는 제1절연막과; 상기 제1절연막 상에 형성되는 제2스토퍼막과; 상기 제2스토퍼막 상에 형성되는 제2절연막과; 상기 제2스토퍼막과 상기 제2절연막에 설치되는 홈 및 상기 제1스토퍼막과 상기 제1절연막에 설치되어 상기 홈의 바닥부에서부터 상기 반도체기판에까지 이르는 콘택트홀 내에 채워지는 도전부재를 구비하고, 상기 콘택트홀의 바닥면과 측면의 각부에 있어서의 상기 제1스토퍼막은 상기 콘택트홀의 바닥면 또는 측면과 상기 제1스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 지니며, 또한 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 제2스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  2. 반도체기판과; 상기 반도체기판 상에 형성되는 배선과; 상기 배선 상에 형성되는 제1스토퍼막과; 상기 제1스토퍼막 상에 형성되는 제1절연막과; 상기 제1절연막 상에 형성되는 제2스토퍼막과; 상기 제2스토퍼막 상에 형성되는 제2절연막과; 상기 제2스토퍼막과 상기 제2절연막에 설치된 홈 및 상기 제1스토퍼막과 상기 제1절연막에 설치되어 상기 홈의 바닥부에서부터 상기 배선에까지 이르는 콘택트홀 내에 채워지는 도전부재를 구비하고, 상기 콘택트홀의 바닥면과 측면의 각부에 있어서의 상기 제1스토퍼막은 상기 콘택트홀의 바닥면 또는 측면과 상기 제1스토퍼막의 표면이 둔간으로 교차하도록 테이퍼 형상을 지니며, 또한 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 제2스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 형성되는 기초막과, 상기 콘택트홀 및 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 도전부재는 상기 콘택트홀을 채우는 금속막과, 상기 홈의 바닥면, 측면 및 콘택트홀을 채우는 금속막 상에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면, 및 상기 홈의 바닥면과 측면에 형성되는 기초막과, 상기 콘택트홀 및 홈 내부를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 도전부재는 상기 콘택트홀을 채우는 금속막과, 상기 홈의 바닥면, 측면 및 콘택트홀을 채우는 금속막 상에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  7. 반도체기판과; 상기 반도체기판 상에 형성되는 스토퍼막과; 상기 스토퍼막 상에 형성되는 절연막과; 상기 스토퍼막과 상기 절연막에 설치되며, 상기 절연막의 표면에서부터 상기 반도체기판에까지 이르는 콘택트홀 내에 채워지는 도전부재를 구비하며, 상기 콘택트홀의 바닥면과 측면의 각부에 있어서의 상기 스토퍼막은 상기 콘택트홀의 바닥면 또는 측면과 상기 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면 및 측면에 형성되는 기초막과, 상기 콘택트홀 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  9. 반도체기판과; 상기 반도체기판 상에 형성되는 제1절연막과; 상기 제1절연막 상에 형성되는 스토퍼막과; 상기 스토퍼막 상에 형성되는 제2절연막과; 상기 스토퍼막과 상기 제2절연막에 설치되며, 상기 제2절연막의 표면에서부터 상기 제1절연막의 표면에까지 이르는 홈 내에 채워지는 도전부재를 구비하며, 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 도전부재는 상기 홈의 바닥면 및 측면에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체장치.
  11. 반도체기판 상에 제1스토퍼막을 형성하는 공정과; 상기 제1스토퍼막 상에 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 제2스토퍼막을 형성하는 공정과; 상기 제2스토퍼막에 개공영역을 형성하는 공정과; 상기 제1절연막 및 상기 제2스토퍼막 상에 제2절연막을 형성하는 공정과; 상기 제2절연막 상에 레지스트막을 형성하는 공정과; 상기 레지스트막에 대하여 적어도 상기 제2스토퍼막의 개공영역 상을 포함한 상기 제2절연막 표면이 노출되는 패턴을 형성하는 공정과; 상기 레지스트막을 마스크하여 상기 제2절연막을 에칭하여 상기 제2절연막에 홈을 형성하는 동시에, 상기 제2스토퍼막과 상기 레지스트막을 마스크로 하여 상기 제1절연막을 에칭하여 상기 제1절연막에 콘택트홀을 형성하는 공정과; 상기 콘랙트홀의 바닥부의 상기 제1스토퍼막을 제거하는 공정과; 상기 콘택트홀 및 상기 홈 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제11항에 있어서, 상기 제1스토퍼막을 제거한 상기 콘택트홀의 바닥부는 상기 반도체기판상의 층간절연막 사이의 배선층, 상기 반도체기판 표면의 불순물확산층, 상기 반도체기판에 형성된 소자의 게이트전극 중에서 어느 것의 도전영역을 포함하며, 상기 홈의 상층의 배선이 되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 반도체기판 상에 배선을 형성하는 공정과; 상기 배선 상에 제1스토퍼막을 형성하는 공정과; 상기 제1스토퍼막 상에 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 제2스토퍼막을 형성하는 공정과; 상기 제2스토퍼막에 개공영역을 형성하는 공정과; 상기 제1절연막 및 제2스토퍼막 상에 제2절연막을 형성하는 공정과; 상기 제2절연막 상에 레지스트막을 형성하는 공정과; 상기 레지스트막에 대하여, 적어도 상기 제2스토퍼막의 개공영역을 포함한 상기 제2절연막 표면이 노출되는 패턴을 형성하는 공정과; 상기 레지스트막을 마스크로 하여 상기 제2절연막을 에칭하여 상기 제2절연막에 홈을 형성하는 동시에. 상기 제2스토퍼막과 상기 레지스트막을 마스크로 하여 상기 제1절연막을 에칭하여 상기 제1절연막에 콘택트홀을 형성하는 공정과; 상기 콘택트홀의 바닥부의 상기 제1스토퍼막을 제거하는 공정과; 상기 콘택트홀의 및 상기 홈 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제11항에 있어서, 상기 제2스토퍼막에 형성되는 개공영역은 상기 홈의 에칭폭보다 큰 치수인 것을 특징으로 하는 반도체장치 제조방법.
  15. 제11항에 있어서, 상기 콘택트홀의 바닥부의 상기 제1스토퍼막 및 상기 홈의 바닥부의 상기 제2스토퍼막은 에칭중에 측벽보호막이 퇴적하는 조건하에서 실시하는 반응성 이온에칭에 의해 제거되며, 상기 콘택트홀의 바닥면과 측면의 각부에는 테이퍼 형상을 갖는 상기 제1스토퍼막이 잔존하고, 상기 홈의 바닥면과 측면의 각부에는 테이퍼 형상을 갖는 상기 제2스토퍼막이 잔존하는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제11항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 기초막을 형성한 후에, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  17. 제13항에 있어서, 상기 제2스토퍼막에 형성되는 개공영역은 상기 홈의 에칭폭보다 큰 치수인 것을 특징으로 하는 반도체장치 제조방법.
  18. 제13항에 있어서, 상기 콘택트홀 바닥부의 상기 제1스토퍼막 및 상기 홈 바닥부의 상기 제2스토퍼막은 에칭 중에 측벽보호막이 퇴적되는 조건하에서 실시되는 반응성 이온에칭에 의해 제거되며, 상기 콘택트홀의 바닥면과 측면의 각부에는 테이퍼 형상을 갖는 상기 제1스토퍼막이 잔존하고, 상기 홈의 바닥면과 상기 측면의 각부에는 테이퍼 형상을 갖는 상기 제2스토퍼막이 잔존하는 것을 특징으로 해는 반도체장치 제조방법.
  19. 제13항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 기초막을 형성한 후에, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  20. 제13항에 있어서, 상기 도전부재는 홈 내에 있어서는 상기 배선의 상층배선이 되며, 상기 콘택트홀 내에 있어서는 배선 사이의 콘택트플러그가 되는 것을 특징으로 하는 반도체장치 제조방법.
  21. 제11항에 있어서, 상기 도전부재는 상기 콘택트홀 내에 금속막을 채운 후에, 상기 홈의 바막면과 측면 및 상기 콘택트홀 내의 금속막 상에 기초막을 형성하고, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  22. 제12항에 있어서, 상기 도전부재는 상기 콘택트홀 내에 금속막을 채운 후에, 상기 홈의 바닥면과 측면 및 콘택트홀 내의 금속막 상에 기초막을 형성하고, 상기 기초막 상에 금속막을 형성항으로써 상기 콘택트홀 및 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  23. 반도체기판 상에 스토퍼막을 형성하는 공정과; 상기 스토퍼막 상에 절연막을 형성하는 공정과; 상기 절연막을 에칭하여 상기 절연막의 표면에서부터 상기 반도체기판에까지 이르는 콘택트홀을 형성하는 공정과; 상기 콘택트홀의 바닥부의 상기 스토퍼막을 에칭중에 측벽보호막이 퇴적하는 조건하에서 실시하는 반응성 이온에칭에 의해 제거하고, 상기 콘택트홀의 바닥면과 측면의 각부에 테이퍼 형상을 갖는 상기 스토퍼막이 잔존시키는 공정과; 상기 콘택트홀 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  24. 제23항에 있어서, 상기 도전부재는 상기 콘택트홀의 바닥면 및 측면에 기초막을 형성한 후에, 상기 기초막 상에 금속막을 형성함으로써 상기 콘택트홀 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  25. 반도체기판 상에 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 스토퍼막을 형성하는 공정과; 상기 스토퍼막 상에 제2절연막을 형성하는 공정과; 상기 제2절연막을 에칭하여 상기 제2절연막의 표면에서부터 상기 제1절연막의 표면에까지 이르는 홈을 형성하는 공정과; 상기 홈의 바닥부의 상기 스토퍼막을 에칭 중에 측벽보호막이 퇴적하는 조건하에서 실시하는 반응성 이온에칭에 의해 제거하고, 상기 홈의 바닥면과 측면의 각부에 테이퍼 형상을 갖는 상기 스토퍼막을 잔존시키는 공정과; 상기 홈 내에 도전부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  26. 제25항에 있어서, 상기 도전부재는 상기 홈의 바닥면 및 측면에 기초막을 형성한 후에, 상기 기초막상에 금속막을 형성함으로써 상기 홈 내에 채워지는 것을 특징으로 하는 반도체장치 제조방법.
  27. 층간절연막을 사이에 두고 설치된 제1도전영역과 그 상층의 제2도전영역의 일부끼리를 전기적으로 접속하는 매립전극을 갖는 반도체장치 제조방법에 있어서, 상기 층간절연막의 일부인 제1절연막을 형성하는 공정과; 상기 제1절연막 상에 이 제1절연막과 에칭선택비가 다른 절연성의 보호막을 형성하는 공정과; 상기 보호막에 대해 미리 상기 매립전극의 형성영역을 포함한 개공영역을 형성하는 공정과; 상기 보호막 및 개공영역을 덮는 상기 층간절연막의 일부인 제2절연막을 형성하는 공정과; 상기 보호막이 바닥부가 되는 상기 제2도전영역용의 홈을 형성함과 더불어, 이 홈의 형성시에 있어서 겹쳐지는 상기 보호막의 개공영역 부분을 매개로 상기 제1도전영역에 도달하는 콘댁트홀을 형성하는, 상기 제1절연막에 대한 에칭공정과; 상기 콘택트홀 및 홈에 도전부재를 동시에 매립하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  28. 제26항에 있어서, 상기 에칭공정은 상기 제2절연막 상에 패턴화된 레지스트막을 마스크로 하여 이방성으로 에칭하는 것을 특징으로 하는 반도체장치 제조방법.
  29. 제27항에 있어서, 상기 제1절연막을 형성하는 공정 전에 상기 제1도전영역상에 상기 보호막과 동등한 성질의 막두께의 예비보호막을 형성하는 공정과, 상기 층간절연막에 대한 에칭공정 후에 상기 보호막 및 예비보호막을 제거하는 에칭공정을 포함는 것을 특징으로 하는 반도체장치 제조방법.
  30. 제27항에 있어서, 상기 보호막에 대한 개공영역은 상기 홈의 에칭폭보다 큰 치수로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  31. 제27항에 있어서, 상기 제1도전영역은 층간절연막 사이의 배선층, 기판상의 불순물확산층 소자의 게이트전극 중에서 어느 것을 포함하며, 상기 제2도전영역은 상기 홈 내에 형성되는 배선층인 것을 특징으로 하는 반도체장치 제조방법.
  32. 제27항에 있어서, 상기 제2도전영역은 상기 홈 내에 형성되는 배선이며, 상기 보호막의 개공영역은 상기 제2도전영역 중의 배선을 가로지르도록 형성하는 슬릿영역이며, 이 슬릿영역과 상기 홈의 형성영역이 에칭방향에서 공유하는 부분을 상기 콘택트홀의 형성영역으로 하고 있는 것을 특징으로 하는 반도체장치 제조방법.
  33. 제27항에 있어서, 상기 홈은 복수 병렬로 형성하고, 상기 제2도전영역은 이를 각 홈 내에 매립된 상기 도전부재로 이루어지는 복수의 배선을 구성하는 것이며, 상기 보호막의 개공영역은 상기 복수의 배선을 가로지르도록 형성하는 슬릿영역이며, 상기 슬릿영역과 상기 홈의 형성영역이 에칭방향으로 공유하는 부분을 상기 콘택트홀 형성영역으로 하고 있는 것을 특징으로 하는 반도체장치 제조방법.
  34. 제33항에 있어서, 상기 콘택트홀은 평행하는 상기 홈 2개에 각각 대향하도록 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  35. 제27항에 있어서, 상기 도전부재의 기초막을 형성하는 공정을 추가로 포함하고, 이 기초막을 확산방지용으로 하는 것을 특징으로 하는 반도체장치 제조방법.
  36. 제35항에 있어서, 상기 기초막은 Ti, W, CO 중의 어느 금속을 주성분으로 하는 도전체인 것을 특징으로 하는 반도체장치 제조방법.
  37. 실리콘기판 또는 실리콘기판 상에 형성된 도전영역 상에 제1절연막을 퇴적하는 공정과; 상기 제1절연막에 대해 에칭선택비가 다른 제2절연막을 퇴적하는 공정과; 상기 제2절연막에 대해 에칭선택비가 다른 제3절연막을 퇴적하는 공정과; 상기 제3절연막에 대해, 후에 제2절연막을 개공하기 위한 슬릿영역을 미리 형성하는 공정과; 상기 제3절연막 및 슬릿영역 상에 상기 제3절연막과 에칭선택비가 다른 제4절연막을 퇴적하는 공정과; 상기 제3절연막을 에칭스토퍼로 하여 상기 제4절연막에 대해 배선영역이 되는 제1개공부를 형성하는 동시에, 상기 슬릿영역과 제1개공부가 겹쳐지는 영역에 대응하는 상기 제2절연막에 대해 제2개공부를 형성하는 제1에칭공정과; 상기 제3절연막 및 제1절연막을 제거하여 상기 제2개공부를 상기 도전영역에 도달시키는 제2에칭공정과; 상기 제1, 제2개공 내부에 도전부재를 동시에 매립하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  38. 제37항에 있어서, 상기 제3절연막은 상기 도전부재에 접촉하여 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  39. 제37항에 있어서, 상기 제1절연막은 상기 도전영역에 접촉하여 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  40. 제37항에 있어서, 상기 제3절연막의 에칭속도를 E3, 상기 제3절연막에서부터 상기 제1절연막까지의 상기 제2절연막의 두께를 T, 이 제2절연막의 에칭속도를 E2로 하면, 상기 제3절연막의 막두께는 (E3/E2)×T에 의해 산출되는 값보다도 큰 것임을 특징으로 하는 반도체장치 제조방법.
  41. 제37항에 있어서, 상기 제1 및 제3절연막은 동등한 성질이며, 상기 제2 및 제4절연막은 동등한 성질인 것을 특징으로 하는 반도체장치 제조방법.
  42. 제37항에 있어서, 상기 제3절연막에 대한 슬릿영역은 상기 제1개공부의 한쪽 주변방향에 대해 이 제1개공부보다 큰 치수로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  43. 제37항에 있어서, 상기 제1개공부는 적어도 2개가 병행하여 에칭되는 홈이며, 상기 슬릿영역은 이 2개의 홈을 가로지르도록 형성되는 것이고, 상기 제2개공부는 슬릿영역과 홈의 형성영역이 에칭방향에서 공유하는 부분으로 규정되는 것을 특징으로 하는 반도체장치 제조방법.
  44. 제43항에 있어서, 상기 홈은 리소그라피기술을 이용하여 형성되며, 상기 홈 사이의 간격은 리소그라피기술의 최소 해상스페이스와 동등한 것을 특징으로 하는 반도체장치 체조방법.
  45. 제37항에 있어서, 상기 도전부재의 기초막을 형성하는 공정을 구비하고, 이 기초막을 확산방지용으로 하는 것을 특징으로 하는 반도체장치 제조방법.
  46. 제45항에 있어서, 상기 기초막은 Ti, W, Co 중의 어느 금속을 주성분으로 하는 도전체인 것을 특징으로 하는 반도체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960043399A 1995-09-29 1996-09-25 반도체 장치 및 그 제조 방법 KR100253852B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP95-253736 1995-09-29
JP25373695 1995-09-29
JP96-212332 1996-08-12
JP8212332A JPH09153545A (ja) 1995-09-29 1996-08-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR970018091A true KR970018091A (ko) 1997-04-30
KR100253852B1 KR100253852B1 (ko) 2000-05-01

Family

ID=26519157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960043399A KR100253852B1 (ko) 1995-09-29 1996-09-25 반도체 장치 및 그 제조 방법

Country Status (8)

Country Link
US (2) US5976972A (ko)
EP (1) EP0766303B1 (ko)
JP (1) JPH09153545A (ko)
KR (1) KR100253852B1 (ko)
CN (2) CN1154170C (ko)
DE (1) DE69625975T2 (ko)
MY (1) MY113878A (ko)
TW (1) TW349262B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798166B1 (ko) * 1999-06-04 2008-01-24 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156149A (en) * 1997-05-07 2000-12-05 Applied Materials, Inc. In situ deposition of a dielectric oxide layer and anti-reflective coating
US6060385A (en) * 1997-02-14 2000-05-09 Micro Technology, Inc. Method of making an interconnect structure
SG70654A1 (en) * 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
KR100403357B1 (ko) * 1997-12-16 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP3305251B2 (ja) 1998-02-26 2002-07-22 松下電器産業株式会社 配線構造体の形成方法
US6197696B1 (en) 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
JP3382844B2 (ja) 1998-04-07 2003-03-04 日本電気株式会社 半導体装置の製造方法
US6166819A (en) * 1998-06-26 2000-12-26 Siemens Aktiengesellschaft System and methods for optically measuring dielectric thickness in semiconductor devices
US6420261B2 (en) * 1998-08-31 2002-07-16 Fujitsu Limited Semiconductor device manufacturing method
JP4226699B2 (ja) 1998-09-11 2009-02-18 株式会社ルネサステクノロジ 半導体装置の製造方法
US6057230A (en) * 1998-09-17 2000-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dry etching procedure and recipe for patterning of thin film copper layers
JP4074014B2 (ja) * 1998-10-27 2008-04-09 株式会社東芝 半導体装置及びその製造方法
JP3312604B2 (ja) * 1998-11-06 2002-08-12 日本電気株式会社 半導体装置の製造方法
US6734564B1 (en) * 1999-01-04 2004-05-11 International Business Machines Corporation Specially shaped contact via and integrated circuit therewith
JP2000216247A (ja) 1999-01-22 2000-08-04 Nec Corp 半導体装置及びその製造方法
US20030089987A1 (en) * 1999-02-05 2003-05-15 Suketu A. Parikh Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments
JP3436221B2 (ja) 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP2000311939A (ja) 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001127169A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020076917A1 (en) * 1999-12-20 2002-06-20 Edward P Barth Dual damascene interconnect structure using low stress flourosilicate insulator with copper conductors
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6319840B1 (en) * 2000-06-29 2001-11-20 International Business Machines Corporation For mol integration
KR100366625B1 (ko) * 2000-07-25 2003-01-09 삼성전자 주식회사 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법
US6989602B1 (en) * 2000-09-21 2006-01-24 Agere Systems Inc. Dual damascene process with no passing metal features
US6399470B1 (en) * 2000-10-05 2002-06-04 Oki Electronic Industry Co., Ltd. Method for forming contact holes on conductors having a protective layer using selective etching
US6372635B1 (en) * 2001-02-06 2002-04-16 Advanced Micro Devices, Inc. Method for making a slot via filled dual damascene low k interconnect structure without middle stop layer
US6444573B1 (en) * 2001-02-21 2002-09-03 Advanced Micro Devices, Inc. Method of making a slot via filled dual damascene structure with a middle stop layer
JP2002252281A (ja) * 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US6376351B1 (en) * 2001-06-28 2002-04-23 Taiwan Semiconductor Manufacturing Company High Fmax RF MOSFET with embedded stack gate
JP3946471B2 (ja) * 2001-07-24 2007-07-18 シャープ株式会社 半導体装置の製造方法
US7119010B2 (en) * 2002-04-23 2006-10-10 Chartered Semiconductor Manfacturing Ltd. Integrated circuit with self-aligned line and via and manufacturing method therefor
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US6864581B1 (en) 2002-08-15 2005-03-08 National Semiconductor Corporation Etched metal trace with reduced RF impendance resulting from the skin effect
US6703710B1 (en) * 2002-08-15 2004-03-09 National Semiconductor Corporation Dual damascene metal trace with reduced RF impedance resulting from the skin effect
US6740956B1 (en) 2002-08-15 2004-05-25 National Semiconductor Corporation Metal trace with reduced RF impedance resulting from the skin effect
US6853079B1 (en) 2002-08-15 2005-02-08 National Semiconductor Corporation Conductive trace with reduced RF impedance resulting from the skin effect
US6911389B2 (en) * 2002-09-18 2005-06-28 Texas Instruments Incorporated Self aligned vias in dual damascene interconnect, buried mask approach
JP2005175252A (ja) * 2003-12-12 2005-06-30 Ricoh Co Ltd 半導体装置
US7135401B2 (en) * 2004-05-06 2006-11-14 Micron Technology, Inc. Methods of forming electrical connections for semiconductor constructions
JP2006245198A (ja) * 2005-03-02 2006-09-14 Nec Electronics Corp 半導体装置の製造方法
US7999392B2 (en) * 2005-03-09 2011-08-16 Renesas Electronics Corporation Multilayer wiring structure, semiconductor device, pattern transfer mask and method for manufacturing multilayer wiring structure
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
JP2006303307A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法
US7320934B2 (en) * 2005-06-20 2008-01-22 Infineon Technologies Ag Method of forming a contact in a flash memory device
JP4155587B2 (ja) 2006-04-06 2008-09-24 株式会社東芝 半導体装置の製造方法
KR100824200B1 (ko) * 2006-09-29 2008-04-21 주식회사 하이닉스반도체 반도체 소자의 금속배선
JP5192779B2 (ja) * 2007-11-02 2013-05-08 株式会社コナミデジタルエンタテインメント ゲーム装置、ゲーム装置の制御方法及びプログラム
US8803245B2 (en) 2008-06-30 2014-08-12 Mcafee, Inc. Method of forming stacked trench contacts and structures formed thereby
DE102008059503A1 (de) * 2008-11-28 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Leistungsverbesserung in Metallisierungssystemen von Mikrostrukturbauelementen durch Einbau von Metallstrukturen mit größeren Korngrenzen
JP2009200521A (ja) * 2009-05-08 2009-09-03 Renesas Technology Corp 半導体デバイスの製造方法
JP2011134837A (ja) * 2009-12-24 2011-07-07 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011086969A (ja) * 2011-02-01 2011-04-28 Rohm Co Ltd 半導体装置およびその製造方法
JP2014039059A (ja) * 2013-10-21 2014-02-27 Rohm Co Ltd 半導体装置およびその製造方法
FR3062236A1 (fr) * 2017-01-23 2018-07-27 Stmicroelectronics (Rousset) Sas Barre de connexion
CN112820711A (zh) * 2019-11-15 2021-05-18 胡迪群 集成基板结构、重布线结构及其制造方法
US11984403B2 (en) 2019-11-15 2024-05-14 Dyi-chung Hu Integrated substrate structure, redistribution structure, and manufacturing method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPS62290148A (ja) * 1986-06-09 1987-12-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4676869A (en) * 1986-09-04 1987-06-30 American Telephone And Telegraph Company At&T Bell Laboratories Integrated circuits having stepped dielectric regions
EP0263220B1 (en) * 1986-10-08 1992-09-09 International Business Machines Corporation Method of forming a via-having a desired slope in a photoresist masked composite insulating layer
US4999318A (en) * 1986-11-12 1991-03-12 Hitachi, Ltd. Method for forming metal layer interconnects using stepped via walls
JPH0611044B2 (ja) * 1987-05-07 1994-02-09 日本電気株式会社 半導体装置の製造方法
US4832789A (en) * 1988-04-08 1989-05-23 American Telephone And Telegrph Company, At&T Bell Laboratories Semiconductor devices having multi-level metal interconnects
JP2585140B2 (ja) * 1989-11-14 1997-02-26 三菱電機株式会社 半導体装置の配線接触構造
JPH03198327A (ja) * 1989-12-26 1991-08-29 Fujitsu Ltd 半導体装置の製造方法
NL9100094A (nl) * 1991-01-21 1992-08-17 Koninkl Philips Electronics Nv Halfgeleiderinrichting en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
US5169802A (en) * 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
KR0126801B1 (ko) * 1993-12-22 1998-04-02 김광호 반도체 장치의 배선 형성방법
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
KR0138305B1 (ko) * 1994-11-30 1998-06-01 김광호 반도체소자 배선형성방법
US5656543A (en) * 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5940732A (en) * 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
KR0179792B1 (ko) * 1995-12-27 1999-04-15 문정환 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
US5730835A (en) * 1996-01-31 1998-03-24 Micron Technology, Inc. Facet etch for improved step coverage of integrated circuit contacts
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798166B1 (ko) * 1999-06-04 2008-01-24 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
CN1266760C (zh) 2006-07-26
EP0766303A3 (ko) 1997-04-23
KR100253852B1 (ko) 2000-05-01
US5976972A (en) 1999-11-02
CN1152191A (zh) 1997-06-18
DE69625975D1 (de) 2003-03-06
EP0766303A2 (en) 1997-04-02
TW349262B (en) 1999-01-01
EP0766303B1 (en) 2003-01-29
DE69625975T2 (de) 2003-08-28
CN1154170C (zh) 2004-06-16
US6163067A (en) 2000-12-19
MY113878A (en) 2002-06-29
JPH09153545A (ja) 1997-06-10
CN1501472A (zh) 2004-06-02

Similar Documents

Publication Publication Date Title
KR970018091A (ko) 반도체장치 및 그 제조방법
KR100256800B1 (ko) 콘택홀 제조방법
US5985746A (en) Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
KR100281182B1 (ko) 반도체 장치의 자기 정렬 콘택 형성 방법
KR100425457B1 (ko) 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법
JPH1098100A (ja) コンタクトホール／スルーホール形成方法
US20090286396A1 (en) Method for manufacturing a semiconductor device having a stepped through-hole
KR19980020482A (ko) 반도체 장치의 배선구조 및 방법
US6391745B1 (en) Method for forming overlay verniers for semiconductor devices
KR100680935B1 (ko) 반도체 패드영역 및 퓨즈영역 형성방법
KR100245091B1 (ko) 반도체 소자의 도전배선 형성방법
KR100438789B1 (ko) 미세 선폭을 갖는 반도체 소자의 전극 배선 구조 및 그형성방법
US6153502A (en) Method of fabricating semiconductor device having analog properties
JP3029749B2 (ja) 半導体装置およびその製造方法
KR100236060B1 (ko) 반도체 소자의 제조 방법
KR100230735B1 (ko) 반도체 소자의 제조방법
JPH03108359A (ja) 配線構造及びその形成方法
KR960011250B1 (ko) 반도체 접속장치 제조방법
KR100632041B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR940011731B1 (ko) 개구부의 형성방법
KR100641484B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법
KR970052310A (ko) 반도체 소자의 금속배선 제조방법
KR20000055478A (ko) 반도체 장치의 버팅 콘택 형성 방법
KR20030054745A (ko) 반도체 소자의 콘택 영역 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021231

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee