KR100403357B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 개선된 반도체 소자의 제조방법이 개시된다. 개시된 본 발명은, 반도체 기판상에 제 1 금속 배선막을 형성하는 단계; 상기 제 1 금속 배선막상에 제 1 절연용 산화막, 제 1 식각 정지층, 제 2 절연용 산화막, 제 2 식각 정지층, 제 3 절연용 산화막 및 제 3 식각 정지층을 순차적으로 형성하는 단계; 상기 제 3 식각 정지층과 제 3 절연용 산화막을 소정 부분 식각하여 제 1 폭을 갖는 트랜치를 형성하는 단계; 상기 트랜치 보다 더 좁은 폭으로, 제 2 식각 정지층, 제 2 절연용 산화막 및 제 1 식각 정지층을 식각하는 단계; 상기 제 1 식각 정지층의 형태로, 제 1 절연용 산화막을 식각하여 비아홀을 형성하는 단계; 상기 반도체 기판 결과물 상부에 상기 비아홀이 충분히 매립되도록 금속 배선막을 형성하는 단계; 및 상기 제 3 식각 정지층을 연마 확인층으로 하여, 상기 금속 배선막과 장벽 금속막을 화학적 기계적 연마하여, 제 2 금속 배선을 형성하는 단계를 포함하며, 상기 비아홀 식각과 동시에, 제 3 식각 정지층의 형태로, 제 2 식각 정지층 및 제2 절연용 산화막이 식각되는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 다층 금속 배선 제조방법에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라, 배선 설계가 자유롭고, 배선 저항 및 전류 용량등의 설정을 여유있게 할 수 있는 다층 금속 배선 제조 기술에 대한 연구가 활발하게 진행되고 있다.
특히, 종래에는 배선간을 연결하는 콘택홀에 대한 단차비를 극복하기 위한 여러 방법이 연구되고 있다,
그중 한 방법으로, 미국 특허 5,635,423호에 개지된 비아홀 형성방법을 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(도시되지 않음) 상부에 제 1 금속 배선(1)을 형성하고, 제 1 금속 배선(1) 상부에 제 1 절연용 산화막(2)과, 식각 정지층(3) 및 소정 두께(d1)를 갖는 제 2 절연용 산화막(4)을 순차적으로 형성한다. 그후, 제 2 절연용 산화막(4) 상부에 콘택 예정 영역이 노출되도록, 제 1 포토레지스트 패턴(5)을 형성한다. 이어서, 제 1 포토레지스트 패턴(5)을 마스크로 하여, 식각 정지층(3)이 노출될때까지 반응성 이온 에칭 공정을 진행하여, 요홈(7A)을 형성한다. 여기서, 미설명 부호 a1은 요홈(7)의 폭이며, 이후에 형성될 비아홀의 폭이기도 하다.
그후, 도 1b에 도시된 바와 같이, 제 1 포토레지스트 패턴(5)을 공지의 방법으로 제거한다음, 요홈(7A) 및 요홈(7A) 양측 상부의 제 2 절연용 산화막(4)의 소정 부분이 노출되도록, 제 2 포토레지스트 패턴(6)을 형성한다.
그후, 도 1c에서와 같이, 패터닝된 제 2 절연용 산화막(4)을 마스크로 하여, 노출된 식각 정지층(3)을 먼저 식각한다음, 제 2 포토레지스트 패턴(6) 및 패터닝된 식각 정지층(3)을 마스크로 하여, 제 2 절연용 산화막(4) 및 제 1 절연용 산화막(2)을 동시에 식각한다. 이러한 기술을 이중 상감 기법이라 하며, 상기 기술에 따라, 입구부(10)는 넓고 접촉부(7)가 좁은 홀이 형성된다. 여기서, 입구부(10) 부분을 트랜치라 하고, 접촉부(7)를 비아홀이라 하며, 이와같이 단차를 갖는 홀을 형성하게 되면, 이후의 금속막 충진이 용이하여 진다. 이어서, 제 2 포토레지스트 패턴(6)은 공지의 방식으로 제거한다.
계속해서, 도 1d에 도시된 바와 같이, 비아홀(7) 및 트랜치(10)의 내벽 및 상부에 장벽 금속막(8)을 형성하고, 장벽 금속막(8) 상부에 도전성 금속막(9)을 적층한다.
그리고나서, 도 1e에 도시된 바와 같이, 도전성 금속막(9)과 장벽 금속막(8)을 제 2 절연용 산화막(4)이 노출되도록 화학적 기계적 연마하여 금속 배선을 형성한다.
그러나, 상기한 종래 기술을 다음과 같은 문제점을 갖는다.
즉, 장벽 금속막(8)과 도전성 금속막(9)을 연마하는 과정에서, 과도 연마 공정이 진행됨에 따라, 제 2 절연용 산화막(4)이 소정 두께만큼 식각되어 진다. 이로 인하여, 금속 배선(9)의 두께 또한 감소되어, 금속 배선 신뢰성이 저하된다.
제 2 포토레지스트 패턴(6)을 형성하는 공정시, 포토레지스트막이 요홈(7) 내부에 잔류할 수 있다. 이때, 이러한 잔류 포토레지스트막은 요홈(7)의 폭이 좁으므로 인하여, 정상 현상 공정을 하였을때는 제대로 제거되지 않고, 과도 현상 공정을 요구한다. 이때, 과도 현상 공정은 잔류하는 포토레지스트막 양에 따라 진행시간이 바뀌므로, 제 2 포토레지스트 패턴(6)을 형성하는 데 있어서, 재현성이 저하된다. 이로 인하여, 비아홀의 형상이 변형되는 문제점이 존재한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 적당한 금속 배선막의 두께를 확보하여, 금속 배선의 신뢰성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
도 2a 내지 도 2g는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
도 3a 내지 도 3h는 본 발명의 실시예 2에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
(도면의 주요 부분에 대한 부호의 설명)
11,31: 제 1 금속 배선 12,32 :제 1 절연용 산화막
13,33 : 제 1 식각 정지층 14,34 : 제 2 절연용 산화막
15,35 : 제 2 식각 정지층 16,36 : 제 3 절연용 산화막
17,37 : 제 3 식각 정지층 18,19,38,39 : 포토레지스트 패턴
20,40 : 장벽 금속막 21,41 : 금속 배선막
30,50A: 트랜치 30A,50 : 요홈
30B, 50B: 비아홀
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 반도체 기판상에 제 1 금속 배선막을 형성하는 단계; 상기 제 1 금속 배선막상에 제 1 절연용 산화막, 제 1 식각 정지층, 제 2 절연용 산화막, 제 2 식각 정지층, 제 3 절연용 산화막 및 제 3 식각 정지층을 순차적으로 형성하는 단계; 상기 제 3 식각 정지층과 제 3 절연용 산화막을 소정 부분 식각하여 제 1 폭을 갖는 트랜치를 형성하는 단계; 상기 트랜치 보다 더 좁은 폭으로, 제 2 식각 정지층, 제 2 절연용 산화막 및 제 1 식각 정지층을 식각하는 단계; 상기 제 1 식각 정지층의 형태로, 제 1 절연용 산화막을 식각하여 비아홀을 형성하는 단계; 상기 반도체 기판 결과물 상부에 상기 비아홀이 충분히 매립되도록 금속 배선막을 형성하는 단계; 및 상기 제 3 식각 정지층을 연마 확인층으로 하여, 상기 금속 배선막과 장벽 금속막을 화학적 기계적 연마하여, 제 2 금속 배선을 형성하는 단계를 포함하며, 상기 비아홀 식각과 동시에, 제 3 식각 정지층의 형태로, 제 2 식각 정지층 및 제2 절연용 산화막이 식각되는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 따르면, 반도체 기판상에 제 1 금속 배선막을 형성하는 단계, 상기 제 1 금속 배선막상에 제 1 절연용 산화막, 제 1 식각 정지층, 제 2 절연용 산화막, 제 2 식각 정지층, 제 3 절연용 산화막 및 제 3 식각 정지층을 순차적으로 형성하는 단계, 상기 제 3 식각 정지층의 소정 부분을 식각하여, 요홈을 형성하는 단계, 상기 요홈 및 요홈 양측의 제 3 식각 정지층이 노출되도록 포토레지스트 패턴을 형성하는 단계, 상기 요홈을 갖는 제 3 식각 정지층의 형태로 제 2 절연용 산화막과, 제 2 식각 정지층 및 제 1 절연용 산화막을 식각하는 단계; 상기 포토레지스트 패턴의 형태로, 제 3 식각 정지층을 식각함과 동시에 상기 제 2 절연용 산화막의 형태로 제 1 식각 정지층을 식각하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 제 1 식각 정지층의 형태로 제 1 절연용 산화막을 식각하여 비아홀을 형성하는 단계; 반도체 기판 결과물 상부에 비아홀이 충분히 매립되도록 금속 배선막을 형성하는 단계, 및 상기 제 3 식각 정지층을 연마 확인층으로 하여, 상기 금속 배선막과 장벽 금속막을 화학적 기계적 연마하여, 제 2 금속 배선을 형성하는 단계를 포함하며, 상기 비아홀 식각과 동시에, 제 3 식각 정지층의 형태로, 제 2 절연용 산화막과, 제 2 식각 정지층 및 제2 절연용 산화막이 식각되는 것을 특징으로 한다.
본 발명에 의하면, 본 발명에 의하면, 이중 상감 기법을 이용하여 입구부 보다 접촉부가 좁은 금속 연결홈을 형성하면서, 층간 절연막의 두께를 확보하여, 금속 배선의 신뢰성이 개선된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
(실시예 1)
첨부한 도면 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 2a에 도시된 바와 같이, 반도체 기판(도시되지 않음) 상부에 공지의 기술로 제 1 금속 배선(11)을 형성한다. 제 1 금속 배선(11) 상부에 제 1 절연용 산화막(12)과, 2000 내지 2500Å 두께의 제 1 식각 정지층(13)과, 제 2 절연용 산화막(14)과, 500 내지 1000Å 두께의 제 2 식각 정지층(15)과, 제 3 절연용 산화막(16) 및 2000 내지 2500Å 두께의 제 3 식각 정지층(17)을 순차적으로 형성한다. 여기서, 제 1, 제 2, 제 3 식각 정지층(13,15,17)은 상기 산화막과 식각 속도가 상이한 실리콘 질화막과 같은 물질로 형성함이 바람직하다. 본 실시예에서는 제 2 절연용 산화막(14)과, 제 2 식각 정지층(15) 및 제 3 절연용 산화막(17)의 두께는 종래의 제 2 절연용 산화막의 두께(d1)과 동일하도록 형성한다. 그리고나서, 제 3 식각 정지층(17) 상부에 공지의 포토리소그라피 공정에 의하여 제 1 포토레지스트 패턴(18)을 형성한다. 이때, 제 1 포토레지스트 패턴(18)간의 폭(aa1)은, 공정자가 비아홀 폭으로 예정한 폭보다는 넓다.
그후에, 도 2b에 도시된 바와 같이, 제 1 포토레지스트 패턴(18)의 형태로 노출된 제 3 식각 정지층(17)과 제 3 절연용 산화막(16)을 반응성 이온 식각하여, 소정 폭(aa1)을 갖는 트랜치(30)을 형성한다. 그후, 제 1 포토레지스트 패턴(18)을 제거한다. 이때, 상기 식각 공정시, 제 3 식각 정지층(17)과 제 3 절연용 산화막(16)의 성분이 상이하므로 다음과 같은 식각 가스로 식각한다. 즉, 제 3 식각 정지층(17)은 SF6가스에 의하여 반응성 식각하고, 제 3 절연용 산화막(16)은 CF4/CHF3가스에 의하여 반응성 식각한다. 이에따라, 제 3 절연용 산화막(16)을 식각하는 가스와 제 2 식각 정지층(15)과의 선택비가 우수하므로, 제 3 식각층과 성분이 동일한 제 2 식각 정지층(15)은 손상되지 않고 노출된다.
그후, 도 2c에 도시된 바와 같이, 트랜치(30)보다 좁은 폭을 갖는 비아홀을 형성하기 위하여, 트랜치(30) 저부의 소정 부분이 노출되도록 제 2 포토레지스트 패턴(19)을 형성한다. 여기서, 미설명 부호 aa2은 제 2 포토레지스트 패턴(19)간의 폭이고, aa2은 aa1 보다 작다.
도 2d를 참조하여, 제 2 포토레지스트 패턴(19)을 마스크로 하여, 제 2 식각 정지층(15)을 먼저 식각한다. 그리고나서, 제 2 식각 정지층(15)를 마스크로 하여, 노출된 제 2 절연용 산화막(14), 제 1 식각 정지층(13)을 순차적으로 반응성 이온 식각하여, 요홈(30A)을 형성한다. 그후, 제 2 포토레지스트 패턴(19)을 공지의 방식으로 제거한다.
그리고나서, 도 2e에 도시된 바와 같이, 이중 상감 기법으로, 제 3 식각 정지층(17)을 마스크로 하여, 제 2 식각 정지층(15) 및 제 2 절연용 산화막(14)을 식각함과 동시에, 제 1 식각 정지층(13)을 마스크로 하여, 노출된 제 1 절연용 산화막(12)을 식각한다. 따라서, 비아홀(30B)이 형성된다. 이때, 비아홀(30")을 형성하기 위한 식각은 마스크 없이 진행되므로, 식각 가스로부터 노출된 제 3 식각 정지층(17)은 일부 식각된다. 또한, 제 3 절연용 산화막(16)으로부터 노출된 제 2 식각 정지층(15) 및 제 2 절연용 산화막(14)이 상기 제 3 절연용 산화막(16)의 형태로, 동시에 식각되어, 제 1 식각 정지층(13)의 상부 소정 부분이 노출된다.
그후, 도 2f에 도시된 바와 같이, 트랜치(30)와 비아홀(30B)의 내벽에 장벽 금속막(20)을 형성하고, 장벽 금속막(20) 상부에 금속 배선막(21)을 상기 비아홀(30B)이 충분이 충진될 수 있을 만큼의 두께로 형성한다.
끝으로, 도 2g에 도시된 바와 같이, 장벽 금속막(20)과 금속 배선막(21)은 제 3 식각 정지층(17)을 연마 확인층으로 하여, 화학적 기계적 연마한다. 이에따라, 장벽 금속막(20)과 금속 배선막(21)은, 비아홀(30B) 및 트랜치(30)내에 매립된다.상기 연마 공정시 제 3 식각 정지층(17)을 연마 확인층으로 하여 연마함으로써, 제 2 절연용 산화막(14)과 제 2 식각 정지층(15) 및 제 3 절연용 산화막(16)의 두께(d1)에는 변화가 없다. 따라서, 금속 배선막(21)의 두께가 확보되므로, 신뢰성을 향상시킬 수 있다.
(실시예 2)
첨부한 도면 도 3a 내지 도 3h는 본 발명의 실시예 2에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 3a에 도시된 바와 같이, 반도체 기판(도시되지 않음) 상부에 공지의 기술로 제 1 금속 배선(31)을 형성한다. 제 1 금속 배선(31) 상부에 제 1 절연용 산화막(32)과, 2000 내지 2500Å 두께의 제 1 식각 정지층(33)과, 제 2 절연용 산화막(34)과, 500 내지 1000Å 두께의 제 2 식각 정지층(35)과, 제 3 절연용 산화막(36) 및 2000 내지 2500Å 두께의 제 3 식각 정지층(37)을 순차적으로 형성한다. 여기서, 제 1, 제 2, 제 3 식각 정지층(33,35,37)은 실리콘 질화막과 같은 물질로 형성함이 바람직하다. 그리고나서, 제 3 식각 정지층(37) 상부에 공지의 포토리소그라피 공정에 의하여 제 1 포토레지스트 패턴(38)을 형성한다. 이때, 제 1 포토레지스트 패턴(38)간의 폭(b1)은, 이후 비아홀 예정폭이다. 여기서, 제 2 절연용 산화막(34)과 제 2 식각 정지층(35) 및 제 3 절연용 산화막(36)의 두께(d1)는 종래의 제 2 절연용 산화막(4)의 두께 정도이다.
그후에, 도 3b에 도시된 바와 같이, 제 1 포토레지스트 패턴(38)의 형태로 제 3 식각 정지층(37)을 반응성 식각하여, 요홈(50)을 형성한다. 이때, 식각 가스로는 SF6가스가 이용되며, 요홈(50)의 폭은 이후에 형성될 비아홀의 폭과 동일하다. 이어, 제 1 포토레지스트 패턴(38)을 공지의 방법으로 제거한다.
그후, 도 3c에 도시된 바와 같이, 요홈(50)이 형성된 제 3 식각 정지층(37) 상부에 요홈(50) 및 요홈(50) 양측의 제 3 식각 정지층(37)이 노출되도록, 제 2 포토레지스트 패턴(39)을 형성한다. 여기서, 미설명 부호 b2은 제 2 포토레지스트 패턴(19)간의 폭이며, b2은 b1 보다 크다. 이때, 제 2 포토레지스트 패턴(39)을 형성하는 과정에서, 본 실시예의 요홈(50)의 깊이가 종래의 요홈(7*) 깊이보다 얕으므로, 잔류 포토레지스트막이 발생되지 않거나, 잔류한다 하더라도 그 양이 미소하여, 제 2 포토레지스트 패턴(39)의 형상에 큰 영향을 미치지 않는다.
그리고나서, 도 3d를 참조하여, 제 3 식각 정지층(37)을 마스크로 하여, 노출된 제 3 절연용 산화막(36)과, 제 2 식각 정지층(35) 및, 제 2 절연용 산화막(34)을 CF4/CHF3가스로서 한꺼번에 식각한다. 여기서, 상기 제 2 식각 정지층(35)은 상하 막과 그 성분이 상이하더라도 비교적 얇은 두께를 가지므로, 상기의 식각 가스로 용이하게 제거된다. 따라서, 제 1 식각 정지층(33)이 노출된다.
계속해서, 도 3e에 도시된 바와 같이, 제 2 포토레지스트 패턴(39)을 마스크로 하여, 노출된 제 3 식각 정지층(37)을 식각하는 동시에, 노출된 제 1 식각 정지층(33)을 SF6가스로 반응성 이온 식각한다,
그후, 도 3f에서와 같이, 제 2 포토레지스트 패턴(39)을 공지의 방식으로 제거한다. 이어서, 이중 상감 기법으로, 제 3 식각 정지층(37)을 식각 마스크로 하여, 제 3 절연용 산화막(36), 제 2 식각 정지층(35), 제 2 절연용 산화막(34)을 반응성 이온 식각한다. 이와 동시에 제 1 식각 정지층(33)을 마스크로 하여, 하부의 제 1 절연용 산화막(32)이 식각된다. 여기서, 상기 식각 가스로는 CF4/CHF3가스가 이용된다. 또한, 상기 식각 공정으로 입구부인 트랜치(50A)와, 비아홀(50B)가 형성된다. 아울러, 상기 공정은 포토레지스트 패턴 없이 형성되므로, 제 3 식각 정지층(37)은 소정 두께만큼 식각된다.
그후, 도 3g에 도시된 바와 같이, 트랜치(50A)와 비아홀(50B)의 내벽에 장벽 금속막(40)을 형성하고, 장벽 금속막(40) 상부에 금속 배선막(41)을 상기 비아홀(50B)이 충분이 충진될 수 있을 만큼의 두께로 형성한다.
끝으로, 도 3h에 도시된 바와 같이, 장벽 금속막(40)과 금속 배선막(41)을 제 3 식각 정지층(37)을 연마 확인층으로 사용하여, 화학적 기계적 연마하여, 비아홀(50B) 및 트랜치(50A)내에 금속 배선막(21)을 매립시킨다. 이때, 연마 공정시 제 3 식각 정지층(37)을 연마 확인층으로 하여 연마함으로써, 제 2 절연용 산화막(34)과 제 2 식각 정지층(35) 및 제 3 절연용 산화막(36)의 두께(d1)에는 변화가 없다. 따라서, 금속 배선막(41)이 일부 유실되지 않아, 신뢰성을 향상시킬 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 이중 상감 기법을 이용하여 입구부 보다 접촉부가 좁은 금속 연결홈을 형성하면서, 층간 절연막의 두께를 확보하여, 금속 배선의 신뢰성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 반도체 기판상에 제 1 금속 배선막을 형성하는 단계;
    상기 제 1 금속 배선막상에 제 1 절연용 산화막, 제 1 식각 정지층, 제 2 절연용 산화막, 제 2 식각 정지층, 제 3 절연용 산화막 및 제 3 식각 정지층을 순차적으로 형성하는 단계;
    상기 제 3 식각 정지층과 제 3 절연용 산화막을 소정 부분 식각하여 제 1 폭을 갖는 트랜치를 형성하는 단계;
    상기 트랜치 보다 더 좁은 폭으로, 제 2 식각 정지층, 제 2 절연용 산화막 및 제 1 식각 정지층을 식각하는 단계;
    상기 제 1 식각 정지층의 형태로, 제 1 절연용 산화막을 식각하여 비아홀을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 상기 비아홀이 충분히 매립되도록 금속 배선막을 형성하는 단계; 및
    상기 제 3 식각 정지층을 연마 확인층으로 하여, 상기 금속 배선막과 장벽 금속막을 화학적 기계적 연마하여, 제 2 금속 배선을 형성하는 단계를 포함하며,
    상기 비아홀 식각과 동시에, 제 3 식각 정지층의 형태로, 제 2 식각 정지층 및 제2 절연용 산화막이 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 식각 정지층의 두께는 상기 제 1 및 제 2 식각 정지층의 두께보다 상대적으로 얇은 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 1, 제 2, 제 3 식각 정지층은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 비아홀을 형성하는 공정시, 상기 제 3 식각 정지층의 소정 두께분이 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 트랜치 보다 더 좁은 폭으로, 제 2 식각 정지층, 제 2 절연용 산화막 및 제 1 식각 정지층을 식각하는 단계는, 트랜치 저부의 제 2 식각 정지층의 소정 부분이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여, 제 2 식각 정지층, 제 2 절연용 산화막 및 제 1 식각 정지층을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 반도체 기판상에 제 1 금속 배선막을 형성하는 단계;
    상기 제 1 금속 배선막상에 제 1 절연용 산화막, 제 1 식각 정지층, 제 2 절연용 산화막, 제 2 식각 정지층, 제 3 절연용 산화막 및 제 3 식각 정지층을 순차적으로 형성하는 단계;
    상기 제 3 식각 정지층의 소정 부분을 식각하여, 요홈을 형성하는 단계;
    상기 요홈 및 요홈 양측의 제 3 식각 정지층이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 요홈을 갖는 제 3 식각 정지층의 형태로 제 2 절연용 산화막과, 제 2 식각 정지층 및 제 1 절연용 산화막을 식각하는 단계;
    상기 포토레지스트 패턴의 형태로, 제 3 식각 정지층을 식각함과 동시에 상기 제 2 절연용 산화막의 형태로 제 1 식각 정지층을 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 제 1 식각 정지층의 형태로 제 1 절연용 산화막을 식각하여 비아홀을 형성하는 단계;
    반도체 기판 결과물 상부에 비아홀이 충분히 매립되도록 금속 배선막을 형성하는 단계; 및
    상기 제 3 식각 정지층을 연마 확인층으로 하여, 상기 금속 배선막과 장벽 금속막을 화학적 기계적 연마하여, 제 2 금속 배선을 형성하는 단계를 포함하며,
    상기 비아홀 식각과 동시에, 제 3 식각 정지층의 형태로, 제 2 절연용 산화막과, 제 2 식각 정지층 및 제2 절연용 산화막이 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 제 2 식각 정지층의 두께는 상기 제 1 및 제 2 식각 정지층의 두께보다 상대적으로 얇은 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 제 1, 제 2, 제 3 식각 정지층은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 비아홀을 형성하는 공정시, 상기 제 3 식각 정지층의 소정 두께분이 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
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