KR100640950B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 저유전막의 사이에 식각차단막을 추가하여 사진식각 공정을 통해 1차적으로 비아콘택홀 및 트렌치를 형성한 다음 자기정렬(Self-Align) 방식을 통해 최종적인 비아콘택홀 및 트렌치를 형성함으로써, 고집적 반도체 소자의 다층 배선구조를 형성하는데 정렬오차에 따른 정렬마진을 여유있게 확보할 수 있고, 비아콘택홀 내부에 유해 감광막이 잔류하는 것을 방지할 수 있게 되어 원하는 형태의 트렌치를 정밀하게 형성할 수 있게 된다.
비아콘택, 듀얼 다마신, 식각차단, 자기정렬

Description

반도체 소자의 금속배선 형성방법{Method for Forming Metal Wire of Semiconductor Divice}
도 1a 내지 도 1e는 종래 비아 퍼스트 방식에 따른 반도체 소자의 금속배선 형성방법을 순차적으로 보인 예시도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 순차적으로 보인 예시도
***도면의 주요부분에 대한 부호의 설명***
20:기판 21:하부 금속층
22:제1절연막 23:제1저유전막
24:제2절연막 25:제2저유전막
26:제3절연막 27:제4절연막
28:제5절연막 29:비아콘택
30:상부 금속층
VIA11 ~ VIA13:제1 내지 제3비아콘택홀
TEH11,TEH12:제1,제2트렌치
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는 고집적 반도체 소자에서 다층 배선의 정렬마진을 확보하고, 반도체 소자의 신뢰성 저하를 방지하기에 적당하도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 배선으로는 낮은 콘택저항 및 단순한 공정 특성 등의 장점으로 인하여 알루미늄이 주로 사용되어 왔으나, 최근 반도체 소자가 고집적화되면서 알루미늄 배선의 접합 스파이크 불량, 전자이동(Electro Migration) 현상 등이 발생함에 따라 고집적 반도체 소자의 배선으로는 적용하기 어렵고, 또한 반도체 소자의 응답속도를 고속화하기 위해 알루미늄보다 낮은 저항을 갖는 배선물질이 요구되고 있다.
따라서, 최근에는 저저항을 가지면서도 전자이동 현상이 발생되지 않는 구리재질과 저유전 절연막을 적용한 배선 형성방법이 상용화 되고 있다.
그러나, 구리재질은 실리콘이나 대부분의 금속층에서 빠르게 확산되기 때문에 사직식각 공정을 적용할 수 없게 되어 다마신 공정을 적용한다.
상기 다마신 공정은 사진식각공정을 통해 절연막의 일부를 식각하여 트렌치 영역을 형성한 다음 구리를 증착하고, 화학기계적 연마를 통해 평탄화하여 트렌치 영역에 구리를 채워 넣어 구리 배선을 형성하는 공정이다.
상기한 바와같은 다마신 공정을 적용하여 구리 배선을 형성하는 경우에는 구리 배선만을 형성하는 싱글 다마신 공정에 비해 비아콘택과 배선을 동시에 형성하 는 듀얼 다마신 공정이 정렬마진이나 비용 측면에 유리하다.
상기 듀얼 다마신 공정은 절연막에 비아콘택홀과 트렌치가 형성되어 비아콘택과 배선을 동시에 형성할 수 있으며, 크게 비아콘택홀을 먼저 형성한 다음 트렌치를 형성하는 비아 퍼스트(Via First) 방식과 트렌치를 먼저 형성한 다음 비아콘택홀을 형성하는 트렌치 퍼스트(Trench First) 방식으로 구분된다.
상기 트렌치 퍼스트 방식은 공정이 복잡하고, 집적도가 높아질수록 비아콘택홀을 형성하는 과정에서 정렬 오차가 발생되는 문제점이 있는 반면에, 비아 퍼스트 방식은 공정이 단순하면서 트렌치와 비아콘택홀의 정렬 오차를 최소화할 수 있어 일반적으로 적용되고 있다. 이와 같은 비아 퍼스트 방식에 따른 반도체 소자의 금속배선을 형성방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 비아 퍼스트 방식에 따른 반도체 소자의 금속배선 형성방법을 순차적으로 보인 예시도이다.
먼저, 도 1a에 도시된 바와같이 하부 금속층(11)이 형성된 기판(10) 상에 제1절연막(12), 저유전막(13) 및 제2절연막(14)을 순차적으로 형성한 다음 제2절연막(14)의 상부에 감광막(PR1)을 형성한다. 계속해서, 상기 감광막(PR1)을 노광 및 현상하여 감광막(PR1)의 패턴을 형성하고, 그 감광막(PR1)의 패턴에 의해 노출된 제2절연막(14), 저유전막(13)을 식각하여 하부 금속층(11) 상부의 제1절연막(12)을 노출시키는 비아콘택홀(Via Hole)을 형성한다.
그리고, 도 1b에 도시된 바와같이 상기 감광막(PR1)의 패턴을 제거한 다음 상기 비아콘택홀(Via Hole)에 도전성 물질을 채워 비아콘택(15)을 형성한다.
그리고, 도 1c에 도시된 바와같이 상기 제2절연막(14)의 상부에 감광막(PR2)를 형성하고, 노광 및 현상하여 감광막(PR2)의 패턴을 형성한다. 계속해서, 감광막(PR2)의 패턴에 의해 노출된 제2절연막(14)을 식각하고, 저유전막(13)을 일정 깊이까지 식각하여 상기 비아콘택(15)을 노출시키며, 비아콘택(15)에 비해 폭이 넓은 트렌치(Trench)를 형성한다.
그리고, 도 1d에 도시된 바와같이 상기 감광막(PR2)의 패턴과 상기 비아콘택(15)에 채워진 도전성 물질을 제거한 다음 비아콘택홀(Via Hole)의 하부에 노출된 제1절연막(12)을 선택적으로 식각하여 하부 금속층(11)을 노출시킨다.
그리고, 도 1e에 도시된 바와같이 상기 비아콘택홀(Via Hole) 및 상기 트렌치(Trench)에 도전성 물질을 채워 하부 금속층(11)과 연결되는 비아콘택(15) 및 상부 금속층(16)을 동시에 형성한다.
상기한 바와같은 종래 비아 퍼스트 방식에 따른 반도체 소자의 금속배선 형성방법은 트렌치(Trench)를 형성하기 위한 감광막(PR2)의 패턴을 형성할 때, 비아콘택홀(Via Hole) 내부에서 아웃개싱(Out Gassing)된 화학성분이 감광막(PR2)과 반응함에 따라 감광막(PR2)의 현상 처리에서 제거되지 않고, 유해 감광막이 비아콘택홀(Via Hole) 내부에 잔류하게 된다.
따라서, 원하는 형태의 트렌치를 형성하기 어렵고, 심지어 듀얼 다마신 구조를 갖는 금속배선의 형성이 불가능해지며, 이로 인해 반도체 소자의 전기적 특성을 저하시키고, 불량을 유발하여 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위해 창안한 것으로, 본 발명의 목적은 고집적 반도체 소자의 다층 배선구조에서 정렬마진을 확보할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
본 발명의 다른 목적은 고집적 반도체 소자의 다층 금속배선을 형성함에 있어서, 불량요인을 억제하여 반도체 소자의 신뢰성 저하를 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기 본 발명의 목적들을 달성하기 위한 반도체 소자의 금속배선 형성방법은 하부 금속층이 형성된 기판의 상부에 제1SiC막, 제1저유전막, 제1SiN막, 제2저유전막, 절연막, 제2SiC막 및 제2SiN막을 형성한 다음 제2SiN막과 제2SiC막을 선택 식각하여 제1비아콘택홀을 형성하는 공정과; 상기 제2SiN의 식각된 영역이 제2SiC막의 식각된 영역에 비해 넓은 폭을 갖도록 제2SiN막을 식각하여 제1트렌치를 형성하는 공정과; 상기 제2SiC막을 마스크로 절연막과 제2저유전막을 식각하여 제2비아콘택홀을 형성하는 공정과; 상기 제1트렌치에 의해 노출된 제2SiC막, 절연막 및 제2저유전막을 식각하여 제2트렌치를 형성하고, 상기 제2비아콘택홀에 의해 노출된 제1SiN막과 제1저유전막을 식각하여 제3비아콘택홀을 형성하는 공정과; 상기 제3비아콘택홀에 의해 노출된 제1SiC막을 식각하여 하부 금속층을 노출시킨 다음 상기 제1 내지 제3비아콘택홀 및 제1,제2트렌치에 도전물질을 채워 비아콘택 및 상부 금속층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 소자의 금속배선 형성방법을 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 순차적으로 보인 예시도이다.
먼저, 도 2a에 도시된 바와같이 하부 금속층(21)이 형성된 기판(20) 상에 제1절연막(22), 제1저유전막(23), 제2절연막(24), 제2저유전막(25), 제3절연막(26), 제4절연막(27) 및 제5절연막(28)을 순차적으로 형성한 다음 제5절연막(28)의 상부에 감광막(PR11)을 형성한다.
계속해서, 상기 감광막(PR11)을 노광 및 현상하여 감광막(PR11)의 패턴을 형성하고, 그 감광막(PR11)의 패턴에 의해 노출된 제5절연막(28)과 제4절연막(27)을 식각하여 제1비아콘택홀(VIA11)을 형성한다.
상기 제1절연막(22)과 제4절연막(27)은 동일한 두께를 갖는 SiC 재질로 형성되고, 제2절연막(24)과 제5절연막(28)은 동일한 두께를 갖는 SiN 재질로 형성되며, 제3절연막(26)은 SiO2 나 d-TEOS 재질로 형성될 수 있다. 또한, 제1저유전막(23)과 제2저유전막(25)은 SIOCH 재질로 형성될 수 있다.
그리고, 도 2b에 도시된 바와같이 상기 감광막(PR11)의 패턴을 제거한 다음 상부전면에 감광막(PR12)을 형성하고, 노광 및 현상하여 감광막(PR12)의 패턴을 형성한다.
계속해서, 상기 감광막(PR12)의 패턴에 의해 노출된 제5절연막(28)을 식각하 여 상기 제1비아콘택홀(VIA11)에 비해 넓은 폭을 갖는 제1트렌치(TEH11)를 형성한다.
그리고, 도 2c에 도시된 바와같이 상기 감광막(PR12)의 패턴을 제거한 다음 제5절연막(28) 및 제4절연막(27)을 식각 마스크로 적용하여 제3절연막(26)과 제2저유전막(25)을 식각하여 제2절연막(24)을 노출시키는 제2비아콘택홀(VIA12)을 형성한다. 이때, SiC 재질의 제2절연막(24)은 SiO2 나 d-TEOS 재질의 제3절연막(26) 및 SIOCH 재질의 제2저유전막(25)과의 식각 선택비가 우수하기 때문에 과도 식각을 방지하는 식각차단막(Etch Stopping Layer)로써 기능한다.
그리고, 도 2d에 도시된 바와같이 상기 제1트렌치(TEH11)에 의해 노출된 제4절연막(27), 제3절연막(26) 및 제2저유전막(25)을 식각하여 제2트렌치(TEH12)를 형성한다. 이때, 상기 제5절연막(28)이 식각되어 제거되고, 상기 제2절연막(24)도 제5절연막(28)과 동일한 두께를 갖는 SiN 재질로 형성되므로, 상기 제2비아콘택홀(VIA12)에 의해 노출된 영역이 식각되며, 그 제2절연막(24)의 식각에 의해 노출되는 제1저유전막(23)도 식각되어 제3비아콘택홀(VIA13)이 형성된다.
그리고, 도 2e에 도시된 바와같이 상기 제3비아콘택홀(VIA13)에 의해 노출된 제1절연막(22)을 식각하여 하부 금속층(21)을 노출시킨다. 이때, 상기 제4절연막(27)도 제1절연막(22)과 동일한 두께를 갖는 SiC 재질로 형성되므로, 식각되어 제거된다.
계속해서, 상기 제1 내지 제3비아콘택홀(VIA11~VIA13) 및 제1,제2트렌치 (TEH11,TEH12)에 도전성 물질을 채워 하부 금속층(21)과 연결되는 비아콘택(29)과 상부 금속층(30)을 동시에 형성한다.
상기한 바와같은 본 발명에 의한 반도체 소자의 금속배선 형성방법은 저유전막의 사이에 식각차단막을 추가하여 사진식각 공정을 통해 1차적으로 비아콘택홀 및 트렌치를 형성한 다음 자기정렬(Self-Align) 방식을 통해 최종적인 비아콘택홀 및 트렌치를 형성함으로써, 고집적 반도체 소자의 다층 배선구조를 형성하는데 정렬오차에 따른 정렬마진을 여유있게 확보할 수 있는 효과가 있다.
또한, 비아콘택홀 내부에 유해 감광막이 잔류하는 것을 방지할 수 있게 되어 원하는 형태의 트렌치를 정밀하게 형성할 수 있고, 이로 인해 반도체 소자의 전기적 특성저하를 방지함과 아울러 듀얼 다마신 구조를 갖는 금속배선을 신뢰성 있게 형성하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 하부 금속층이 형성된 기판의 상부에 제1SiC막, 제1저유전막, 제1SiN막, 제2저유전막, 절연막, 제2SiC막 및 제2SiN막을 형성한 다음 제2SiN막과 제2SiC막을 선택 식각하여 제1비아콘택홀을 형성하는 공정과;
    상기 제2SiN의 식각된 영역이 제2SiC막의 식각된 영역에 비해 넓은 폭을 갖도록 제2SiN막을 식각하여 제1트렌치를 형성하는 공정과;
    상기 제2SiC막을 마스크로 절연막과 제2저유전막을 식각하여 제2비아콘택홀을 형성하는 공정과;
    상기 제1트렌치에 의해 노출된 제2SiC막, 절연막 및 제2저유전막을 식각하여 제2트렌치를 형성하고, 상기 제2비아콘택홀에 의해 노출된 제1SiN막과 제1저유전막을 식각하여 제3비아콘택홀을 형성하는 공정과;
    상기 제3비아콘택홀에 의해 노출된 제1SiC막을 식각하여 하부 금속층을 노출시킨 다음 상기 제1 내지 제3비아콘택홀 및 제1,제2트렌치에 도전물질을 채워 비아콘택 및 상부 금속층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제2SiC막은,
    상기 제3비아콘택홀에 의해 노출된 제1SiC막을 식각하여 하부 금속층을 노출시키는 공정이 진행될 때, 상기 제1SiC막의 식각과 함께 식각되어 제거되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1SiC막과 제2SiC막은 동일한 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제2SiN막은,
    상기 제2비아콘택홀에 의해 노출된 제1SiN막과 제1저유전막을 식각하여 제3비아콘택홀을 형성하는 공정이 진행될 때, 상기 제1SiN막의 식각과 함께 식각되어 제거되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1SiN막과 제2SiN막은 동일한 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 1 항에 있어서,
    상기 절연막은 SiO2 및 d-TEOS 재질 중에 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 1 항에 있어서,
    상기 제1저유전막과 제2저유전막은 SIOCH 재질로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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