CN112820711A - 集成基板结构、重布线结构及其制造方法 - Google Patents

Abstract

本发明提供一种集成基板结构，包括重布线膜、电路基板以及多个导电特征。重布线膜包括细重布电路，电路基板设置在重布线膜上方，并且包括核心层，与设置在核心层内和核心层上的粗重布电路。电路基板比重布线膜更厚且更刚，并且细重布电路的布局密度比粗重布电路的布局密度更密集。导电特征介于电路基板和重布线膜之间以连接细重布电路与所述粗重布电路。本发明还提供了重布线结构和制造方法。本发明的集成基板结构、重布线结构及其制造方法可用于连接/测试具有细间距端子的半导体晶片，以满足如可靠性、良好的电性性能、薄度、刚度、平面度、竞争性单价等要求。

Description

集成基板结构、重布线结构及其制造方法

相关申请的交叉引用

本申请要求于2019年11月15日提交的美国临时专利申请第62/935,641号与2020年9月17日提交的美国专利申请案第17/024,676号的权益，该申请通过引用以其整体并入本文。

技术领域

本发明涉及一种集成基板结构、重布线结构及其制造方法，尤其是涉及用于耦接/测试半导体装置的集成基板结构、具有细电路的重布线结构及其制造方法。

背景技术

随着电子工业的快速发展，半导体管芯(semiconductor die)的发展趋势已经逐渐向微型化(miniaturization)和集成化(integration)。随着集成度的提高，高集成装置(device)上的端子(terminal)数增加，使电路基板(circuit substrate)难以满足这种装置/晶片(wafer)上的端子间距(pitch)。对此，在本领域中期望有用于耦接/测试细间距装置/晶片且具有细间距互连(fine-pitched interconnection)的集成基板结构(integrated substrate structure)。

发明内容

本发明是针对一种集成基板结构及其制造方法。集成基板结构包括耦接至电路基板的薄膜重布层(thin-film redistribution layer)，用于连接/测试具有细间距端子的半导体晶片，可满足如可靠性(reliability)、良好的电性性能(electricalperformance)、薄度(thinness)、刚度(stiffness)、平面度(planarity)、竞争性单价等要求。

根据本发明的实施例，集成基板结构包括重布线膜(redistribution film)、电路基板以及多个导电特征(conductive feature)。重布线膜包括细重布电路(fineredistribution circuitry)。电路基板设置在重布线膜上方且包括核心层(core layer)，以及设置在核心层中与核心层上的粗重布电路(coarse redistribution circuitry)。电路基板比重布线膜更厚且更刚，且细重布电路的布局密度(layout density)比粗重布电路的布局密度更密集。导电特征介于电路基板和重布线膜之间以连接细重布电路与粗重布电路。

在一些实施例中，每一个导电特征包括位于细重布电路上的导电柱(conductivepillar)，并透过焊点(solder joint)以电性耦接至粗重布电路。在一些实施例中，每一个导电特征包括设置在细重布电路上的导电接垫(conductive pad)，并透过焊点以电性耦接至位于粗重布电路上的导电柱。在一些实施例中，每一个导电特征包括导电接垫与导电凸块(conductive bump)，导电接垫是设置在细重布电路上，以及导电凸块是设置在导电接垫上并透过焊点以电性耦接至粗重布电路。在一些实施例中，导电接垫是含铜接垫，且导电凸块是含金凸块。在一些实施例中，设置在细重布电路上的导电特征是直接接合至粗重布电路，且各个导电特征和粗重布电路的接触面积等于各个导电特征的接合表面积。在一些实施例中，集成基板结构还包括底胶层(underfill layer)，底胶层介于电路基板和重布线膜之间以覆盖导电特征，其中在重布线膜上的底胶层的边界与重布线膜的外侧壁基本上齐平。在一些实施例中，集成基板结构还包括表面处理层(surface finishing layer)，表面处理层设置在相对于导电特征的重布线膜的细重布电路上。

根据本发明的实施例，制造方法包括以下步骤。形成多个导电特征在重布线膜的细重布电路上。接合电路基板的粗重布电路至多个导电特征，以电性连接粗重布电路至细重布电路。剪裁未被电路基板掩盖的重布线膜的冗余部分(redundant portion)，以形成集成基板结构。

在一些实施例中，形成多个导电特征的方法包括形成多个柱状部分(pillarportions)在重布线膜的细重布电路上，以及形成焊料材料(solder material)在每一个柱状部分上以在每一个柱状部分上形成帽盖部分(cap portion)。在一些实施例中，接合电路基板至多个导电特征的方法包括放置电路基板在多个导电特征上，且回焊多个导电特征的帽盖部分以接合电路基板的粗重布电路至多个导电特征的多个柱状部分。在一些实施例中，制造方法还包括在剪裁重布线膜之前，形成底胶层在重布线膜上以填充在重布线膜与电路基板之间并覆盖多个导电特征，其中当剪裁重布线膜时，重布线膜的冗余部分是由在重布线膜上的底胶层的边界所定义。在一些实施例中，制造方法还包括在剪裁重布线膜之后，形成表面处理层在相对于多个导电特征的重布线膜的细重布电路上。在一些实施例中，形成多个导电特征在重布线膜上的方法包括形成导电接垫在重布线膜的细重布电路上，以及接合电路基板至多个导电特征的方法包括将在电路基板的粗重布电路上的导电连接件(conductive connector)的焊帽盖(solder cap)放置在导电接垫上，且回焊焊帽盖以形成将电路基板的导电连接件连接至导电接垫的焊点。在一些实施例中，形成多个导电特征在重布线膜上的方法包括在重布线膜的细重布电路上形成导电接垫，并一对一地接合导电凸块至导电接垫，以及接合电路基板至多个导电特征的方法包括将形成在电路基板的粗重布电路上的焊帽盖放置在导电凸块上，且回焊焊帽盖以形成将电路基板的粗重布电路连接至导电凸块的焊点。在一些实施例中，接合电路基板至多个导电特征的方法包括将电路基板的粗重布电路的导电接垫直接放置在多个导电特征上，以及将能量施加到粗重布电路的导电接垫与多个导电特征的界面(interface)，以接合粗重布电路的导电接垫至多个导电特征。在一些实施例中，制造方法还包括使用集成基板结构在半导体晶片上执行电性测试，其中在重布线膜的细重布电路上形成用于接触半导体晶片的测试尖端(testing tip)，且电路基板通过形成在粗重布电路上的导电端子(conductive terminal)耦接至信号源载板(signal source carrier)。

根据本发明的实施例，重布线结构包括第一导电图案(first conductivepattern)、第一图案化介电层(first patterned dielectric layer)、第一介电衬层(first dielectric liner)、第二导电图案(second conductive pattern)、第二图案化介电层(second patterned dielectric layer)以及第二介电衬层(second dielectricliner)。第一图案化介电层覆盖第一导电图案。第一介电衬层介于第一导电图案和第一图案化介电层之间并保形地覆盖第一导电图案。第二导电图案设置在第一图案化介电层上，第二导电图案穿透第一图案化介电层和第一介电衬层以落在第一导电图案上。第二图案化介电层设置在第一图案化介电层上方。第二介电衬层介于第二导电图案和第二图案化介电层之间，以将第二导电图案与第二图案化介电层物理隔离。

在一些实施例中，第二介电衬层保形地覆盖第二导电图案并介于第一图案化介电层和第二图案化介电层之间，且第一介电衬层和第二介电衬层的材料不同于第一图案化介电层和第二图案化介电层的材料。在一些实施例中，重布线结构还包括导电端子，其中导电端子包括凸块部分和设置在凸块部分上的帽盖部分，凸块部分设置在第二图案化介电层上，凸块部分穿透第二图案化介电层和第二介电衬层以落在第二导电图案上。

基于所述，由于集成基板结构可以满足不同类型半导体晶片的各种间距要求，因此包括电路基板和耦接到电路基板的薄膜重布线结构(thin-film redistributionstructure)的集成基板结构，可以作为用于对半导体晶片进行电性测试的空间转换器(space transformer)。薄膜重布线结构可用于连接半导体晶片上的细间距测试接垫，电路基板可用于连接信号源载板的测试印刷电路板(Printed Circuit Board，PCB)。通过这样的配置，集成基板结构可以用于连接/测试半导体晶片，满足包括可靠性、良好的电性性能、薄度、刚度、平面性以及竞争性单价的要求。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1A至图1J是根据一些实施例的集成基板结构的制造方法的剖面示意图；

图2A至图2G是根据一些实施例的集成基板结构的制造方法的剖面示意图；

图3A至图3G是根据一些实施例的集成基板结构的制造方法的剖面示意图；

图4A至图4F是根据一些实施例的集成基板结构的制造方法的剖面示意图；

图5是根据一些实施例包括用于测试半导体晶片的集成基板结构的测试系统的剖面示意图；

图6A至图6I是根据一些实施例具有细电路的重布线结构的制造方法的剖面示意图；

图7是根据一些实施例包括具有细电路的重布线结构的封装件的剖面示意图。

附图标记说明

10、20、30、40：集成基板结构；

10a：终边；

10b：探针边；

22：加强板；

24：测试印刷电路板；

50：临时载板；

51：离型层；

60、70：图案化介电衬层；

61、71：介电衬层；

80、160：导电端子；

110：薄膜重布线结构；

110a：第一表面；

110b：第二表面；

110s、130s：外侧壁；

120、220、320、420：导电特征；

122、PR：柱状部分；

124、PC、BC：帽盖部分；

130、230、330：电路基板；

140：底胶层；

150、SF：表面处理层；

232：导电连接件；

322：接垫部分；

322t、324t：厚度；

324、BP：凸块部分；

332：焊料凸块；

AR：有源区域；

C1、C2：芯片；

CD：核心层；

CJ：导电接头；

CP：电路图案；

CS：核心结构；

CV：穿孔；

D1、D2：图案化介电层；

DO1、DO2：开口；

Dt：顶表面；

ET：外部端子；

FD：细介电层；

FP：细导电图案；

FV：细导电通孔；

IF：界面；

M1、M2：导电图案；

MV、BV：通孔部分；

MW：布线部分；

P1：封装件；

PC：测试系统；

RDL：重布线结构；

RR：冗余区域；

S：信号源载板；

SJ：焊点；

SL：切割道；

TP：测试尖端；

VO1、VO2：通孔开口；

W：半导体晶片。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。

图1A至图1J是根据一些实施例的集成基板结构的制造方法的剖面示意图。请参照图1A，提供具有离型层(release layer)51的临时载板(temporary carrier)50。临时载板50可以由玻璃(glass)、塑料(plastic)、硅(silicon)、金属(metal)或其他合适的材料制成，只要该材料能承载在随后的工艺中所形成于其上的结构即可。在一些实施例中，被施加在临时载板50上的离型层51(例如，光热转换膜(light to heat conversion film)或其他合适的剥离层(de-bonding layer))，能在后续的剥离工艺(de-bonding process)中增加随后形成的结构从临时载板50的可离型性(releasibility)。可选地，离型层51能被省略。

请参照图1B，在临时载板50上方可以形成薄膜重布线结构(thin-filmredistribution structure)110。例如，薄膜重布线结构110包括形成在临时载板50上方的细导电图案(fine conductive pattern)FP、细介电层(fine dielectric layer)FD以及细导电通孔(conductive via)FV。离型层51可以介于薄膜重布线结构110和临时载板50之间。埋在细介电层FD中的细导电图案FP和细导电通孔FV可以共同地被视为薄膜重布线结构110的细重布电路。

在一些实施例中，细介电层FD彼此堆叠。细介电层FD的材料可以是或可以包括聚酰亚胺(polyimide，PI)、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、无机介电材料(例如，氧化硅(silicon oxide)、氮化硅(siliconnitride)等)或其他合适的电性绝缘材料。细导电图案FP和细导电通孔FV的材料可以是或可以包括铜(copper)、金(gold)、镍(nickel)、铝(aluminium)、铂(platinum)、锡(tin)、金属合金(metal alloy)、其组合或其他合适的导电材料。

在一些实施例中，可以使用金属沉积工艺(metallic deposition process)、光刻和蚀刻工艺(lithography and etching process)或其他合适的技术，在临时载板50上方形成并图案化细导电图案FP。在一些实施例中，在靠近临时载板50的底部水平处的细导电图案FP包括多个导电接垫(conductive pad)(未示出)，用于随后的元件安装工艺(element-mounting process)。接下来，可以使用例如涂覆工艺(coating process)、光刻和蚀刻工艺或其他合适的技术，以在临时载板50上方形成具有开口(opening)的细介电层FD，以覆盖细导电图案FP。细介电层FD的开口可以暴露出细导电图案FP的至少一部分，以用于进一步的电性连接。可选地，在形成细导电图案FP之前先形成细介电层FD。随后，可以使用镀覆(plating)、沉积(deposition)或其他合适的工艺在细介电层FD的开口中形成导电材料以形成细导电通孔FV。术语“导电通孔(conductive via)”可以是在层之间提供垂直电性连接并穿透一个或多个相邻层的平面的元件。当在开口中形成导电材料时，也可以在细介电层FD的顶表面上形成导电材料，然后将在细介电层FD的顶表面上的导电材料图案化，以形成另一层细导电图案FP。在细介电层FD的顶表面上的细导电图案FP可以包括导线(conductive line)和接垫(pad)。细导电图案FP可以被称为具有细线/间隔(fine line/space)布线(wiring)的图案化导电层。

可以重复执行上述步骤，使得细导电图案FP和细介电层FD交替地堆叠，并且细导电通孔FV被埋入在细介电层FD中。细导电通孔FV可以在不同层中的细导电图案FP之间形成电性连接和物理连接。在一些实施例中，薄膜重布线结构110是具有细线/间隔(fine line/space)路由(routing)的层的堆叠。应当注意的是，在图1B中所示的薄膜重布线结构110仅是示范性的，可以根据电路设计的需要，形成更多层或更少层的重布线结构。

继续参照图1B，薄膜重布线结构110包括彼此相对的第一表面110a和第二表面110b，其中第二表面110b面向临时载板50。薄膜重布线结构110的第二表面110b处的细导电图案FP和细介电层FD可以基本上齐平。在一些实施例中，薄膜重布线结构110的第一表面110a处的导电通孔FV和细介电层FD可以基本上齐平。细导电图案FP可以形成在细介电层FD中的最上层的顶表面处。在这种情况下，第一表面110a包括细导电图案FP和最上层的细介电层FD。在一些实施例中，细导电通孔FV朝向临时载板50渐缩。可选地，细导电通孔FV包括相对于第二表面110b的垂直侧壁。薄膜重布线结构110的厚度可以在大约2μm至大约10μm的范围内。尽管根据产品要求(product requirements)/工艺配方(process recipes)，其他值也是可能的。

请参照图1C，在薄膜重布线结构110的第一表面110a上形成多个导电特征(redistribution structure)120。例如，各个导电特征120包括形成在薄膜重布线结构110的第一表面110a上的柱状部分(pillar portion)122和形成在柱状部分122上的帽盖部分(cap portion)124。在一些实施例中，柱状部分122和细导电通孔FV是在同一步骤期间镀覆而成。可选地，在形成薄膜重布线结构110之后，单独地形成柱状部分122(或放置在薄膜重布线结构110上)。在一些实施例中，柱状部分122和上覆的帽盖部分124是由不同的材料制成。例如，柱状部分122包括铜、金、镍、铝、铂、锡、其组合、其合金或另种合适的导电材料。帽盖部分124可以包括焊料材料(solder material)或类似材料。在一些实施例中，帽盖部分124会被省略。要注意的是，在此处所示的导电特征120的数量仅用于说明目的，并不构成对本发明的限制。

请参照图1D，提供提供电路基板(circuit substrate)130。例如，电路基板130和薄膜重布线结构110是分开制造的。在一些实施例中，电路基板130的厚度大于薄膜重布线结构110的厚度。电路基板130可以比薄膜重布线结构110更刚性。在一些实施例中，电路基板130包括核心层(core layer)CD、设置在核心层CD相对两侧上的电路图案(circuitpattern)CP，以及穿透核心层CD以连接至电路图案CP的穿孔(through via)CV。

在一些实施例中，核心层CD包括陶瓷基底(ceramic substrate)。尽管示出了单个核心层CD，但是核心层可以包括彼此堆叠的多个介电子层(dielectric sublayer)以形成刚性核心(rigid core)。在一些实施例中，核心层CD包括绝缘材料(例如，聚酰亚胺(polyimide)、环氧树脂(epoxy resin)、FR-4、玻璃纤维(glass fiber)、BT、其组合和/或类似材料)或其他合适的有机/无机介电材料(organic/inorganic dielectric material)。各个电路图案CP可以是或可以包括导电接垫(conductive pad)、导电线(conductiveline)、导电通孔(conductive via)等，并且可以由诸如铜、金、镍、铝、铂、锡、其组合、其合金等的导电材料制成。穿孔CV可以包括与电路图案CP相同或相似的任何合适的导电材料，并且可以对设置在核心层CD相对两侧上的电路图案CP之间提供垂直连接。在一些实施例中，电路基板130通过积层工艺(build-up process)形成，该积层工艺堆叠核心层CD和电路图案CP，并在核心层CD中形成穿孔CV以电性连接至电路图案CP。在一些实施例中，电路基板130形成为对称的层叠结构(built-up structure)。也可以采用其他合适的工艺/技术来形成电路基板130。

在一些实施例中，电路图案CP和穿孔CV比薄膜重布线结构110的细导电图案FP和细导电通孔FV更粗且更厚。亦即，细导电图案FP的间距(pitch)比各个电路图案CP的间距细。例如，薄膜重布线结构110的细导电图案FP具有比各个的电路图案CP的线-间隔(line-spacing)更细的线-间隔。在一些实施例中，各个穿孔CV的尺寸(例如，高度、深度、宽度、外径等)大于薄膜重布线结构110的细导电通孔FV的尺寸。核心层CD也可以比细介电层FD更厚且更刚性。例如，核心层CD的厚度在约0.1mm至约5mm的范围内。需注意的是，电路基板130的构造仅用于说明目的，依据电路设计，可以在核心层中/上形成额外的元件(element)/电路(circuitry)。

请同时参照图1E与图1B，电路基板130可以设置在薄膜重布线结构110的上方，且电路基板130可以通过导电特征120电性耦接至薄膜重布线结构110。例如，拾取电路基板130并放置在导电特征120上。可以在帽盖部分124上执行回焊工艺(reflow process)，以接合电路基板130的电路图案CP至导电特征120的柱状部分122。在回焊和固化工艺(curingprocess)之后，帽盖部分124可以转变成耦接至柱状部分122和电路图案CP的焊点(solderjoint)SJ。例如，在薄膜重布线结构110和电路基板130之间形成铜-焊料-铜连接(copper-solder-copper connection)。焊料材料(例如，帽盖部分)可以形成在导电特征120的柱状部分122上和/或可以被施加至电路基板130的电路图案CP。

在一些实施例中，在将电路基板130设置在薄膜重布线结构110的上方之后，在薄膜重布线结构110的第一表面110a上的电路基板130的正投影面积可以小于薄膜重布线结构110的第一表面110a的表面积。尽管仅示出了一个电路基板，但是根据产品要求，可以将多个电路基板安装在薄膜重布线结构110上。例如，薄膜重布线结构110包括有源区域(active region)AR和围绕有源区域AR的冗余区域(redundant region)RR，其中电路基板130可以安装在薄膜重布线结构110的有源区域AR内，且在冗余区域RR内的部分可以视为薄膜重布线结构110的牺牲部分(sacrificial portion)。

请参照图1F，可以在薄膜重布线结构110和电路基板130之间形成底胶层(underfill layer)140，底胶层140覆盖导电特征120和/或接合至导电特征120上的电路图案CP以进行保护。例如，可执行底胶材料(underfill material)的分配工艺(dispensingprocess)，然后进行固化工艺以形成底胶层140。例如，底胶层140填充在薄膜重布线结构110的第一表面110a与电路基板130的底表面之间的间隙(gap)，以围绕导电特征120和/或接合至导电特征120的电路图案CP。可选地，底胶层140能被省略。

请参照图1G，可以从薄膜重布线结构110上移除临时载板50和离型层51。例如，通过向位于薄膜重布线结构110和临时载板50之间的离型层51施加外部能量(例如，热和/或压力等)，从而使离型层51与薄膜重布线结构110分层。可以使用其他合适的工艺(例如，机械移除(mechanical removing)、蚀刻(etching)、研磨(grinding)等)来移除临时载板50和离型层51。可选地，在薄膜重布线结构110的第二表面110b上执行清洗工艺(cleaningprocess)以去除离型层51的残留物。可以露出与在第二表面110b上的细介电层FD的最下层齐平的细导电图案FP的最下层，以便在剥离(de-bonding)之后进一步电性连接。

请参照图1H至图1I，可以移除未被电路基板130和/或底胶层140覆盖薄膜重布线结构110的部分。例如，使用诸如切割(dicing)、激光切割(laser cutting)等的任何合适的工艺来剪裁(trimming)薄膜重布线结构110在冗余区域RR内的部分。在一些实施例中，切割工具沿着切割道(scribe line)SL切割薄膜重布线结构110的额外部分。例如，在剪裁之后，在薄膜重布线结构110上的底胶层140的边界与薄膜重布线结构110的外侧壁110s基本上齐平。在一些实施例中，在剪裁工艺(trimming process)期间，底胶层140的外围部分也可以与下面的薄膜重布线结构110一起移除。在这种情况下，底胶层140的侧壁(或边界)与薄膜重布线结构110的外侧壁110s可以基本上齐平。在一些实施例中，在剪裁之后，薄膜重布线结构110的外侧壁110s与电路基板130的外侧壁130s(例如核心层CD的侧壁)基本上齐平。细导电通孔FV可以沿着从电路基板130到薄膜重布线结构110的方向渐缩。

请参照图1J，可选地，在薄膜重布线结构110上形成表面处理层(surfacefinishing layer)150。在一些实施例中，在薄膜重布线结构110的第二表面110b上的细导电图案FP的最底层上执行表面处理工艺(surface treatment process)，以形成用于保护和/或焊锡性(solderability)的表面处理层150。表面处理层150可以是单金属层或可以是多金属层结构，以防止细导电图案FP(例如含铜层)扩散和氧化。表面处理层150可以是或可以包括镍、钯(palladium)和金，或其他合适的导电层，并且可以通过镀覆或其他合适的沉积工艺形成。可选地，表面处理层150能被省略。在一些实施例中，可以在表面处理层150上形成多个外部端子(external terminal)(例如，导电尖端(conductive tip)、导电球(conductive ball)等；未示出)以用于进一步的电性连接。至此，集成基板结构10的制造基本上完成。

图2A至图2G是根据一些实施例的集成基板结构的制造方法的剖面示意图。在图2A至图2G中所示的制造方法可以类似于在图1A至图1J中所述的制造方法，在附图中，相同或相似的符号表示相同或相似的元件，并且不再赘述。请参照图2A，可以在临时载板50的上方形成薄膜重布线结构110，且薄膜重布线结构110包括细导电图案FP和埋入细介电层FD中的细导电通孔FV。离型层51可以介于薄膜重布线结构110的第二表面110b和临时载板50之间。薄膜重布线结构110的形成可以类似于在图1A至图1B中描述的步骤，因此不再赘述。

在形成薄膜重布线结构110之后，多个导电特征220可以形成在薄膜重布线结构110的第一表面110a上。导电特征220可以是或可以包括导电接垫(conductive pad)，导电接垫物理连接至下面的细导电通孔FV(或在一些实施例中的细导电图案FP)。导电特征220的材料可以是或可以包括铜、金、镍、铝、铂、锡、其组合、其合金或另种合适的导电材料。导电特征220的材料可以与细导电通孔FV的材料相同或相似。在一些实施例中，在相同的镀覆(plating)步骤中，在细导电通孔FV上形成各个导电特征220。在这种情况下，在细导电通孔FV和上覆的导电接垫之间不会形成明显的界面。可选地，在依序的步骤中分别形成细导电通孔FV和上覆的导电特征220，并且可以观察到它们之间的界面。

请参照图2B，提供电路基板230。例如，电路基板230和薄膜重布线结构110是分开制造的。在一些实施例中，电路基板230比薄膜重布线结构110更厚且更刚性。电路基板230可以类似于在图1D中描述的电路基板130，不同处在于：电路基板230还包括在核心层CD一侧的导电连接件(conductive connector)232，导电连接件232连接至电路图案CP。导电连接件232可以通过电路图案CP电性耦接至穿孔CV，并且可以沿着厚度方向延伸。例如，各个导电连接件232包括柱状部分(pillar portion)PR和帽盖部分(cap portion)PC。在一些实施例中，接合至导电连接件232的电路图案CP可以包括落在电连接件232上的柱状部分PR的导电接垫(conductive pad)。各个柱状部分PR可以比各个导电特征220厚。柱状部分PR和上覆的帽盖部分PC可以由不同的导电材料制成。例如，柱状部分PR包括铜、金、镍、铝、铂、锡、其组合、其合金或另种合适的导电材料，并且帽盖部分PC包括焊料材料或类似材料。

请同时参照图2C与图2B，电路基板230可以设置在薄膜重布线结构110的上方，并且电路基板230可以通过导电特征220和导电连接件232电性耦接至薄膜重布线结构110。例如，电路基板230的每个导电连接件232基本上对准一个导电特征220(例如，导电接垫)，然后将电路基板230放置在薄膜重布线结构110上方的导电特征220上。可以在导电连接件232的帽盖部分PC上执行执行回焊工艺，以将电路基板230的柱状部分PR接合到导电特征220。在回焊和固化工艺之后，帽盖部分PC可以转变成耦接至柱状部分PR和导电特征220的焊点SJ。例如，在薄膜重布线结构110和电路基板230之间形成铜-焊料-铜连接。在一些实施例中，电路基板230被安装在薄膜重布线结构110的有源区域AR内，并且薄膜重布线结构110的冗余区域RR被视为牺牲部分。

请参照图2D，可以在薄膜重布线结构110和电路基板230之间形成底胶层140，以覆盖导电特征220和/或导电连接件232以进行保护。例如，底胶层140填充在薄膜重布线结构110的第一表面110a与核心层CD的底表面之间的间隙，以围绕导电特征220和/或导电连接件232。底胶层140的形成可以类似于在图1F中描述的工艺，因此不再赘述。

请参照图2E，可以从薄膜重布线结构110上移除临时载板50和离型层51，以暴露薄膜重布线结构110的第二表面110b。例如，可以露出与在第二表面110b上的细介电层FD齐平的细导电图案FP的最底层，以用于进一步的电性连接。临时载板50的剥离工艺可以类似于在图1G中描述的工艺，因此不再赘述。

请参照图2F与图2G，可以移除未被电路基板230和/或底胶层140掩盖的冗余区域RR中的薄膜重布线结构110的部分。薄膜重布线结构110的移除工艺可以类似于图1H中描述的工艺，因此不再赘述。随后，为了保护和/或焊锡性(solderability)，表面处理层150可选地形成在分布于薄膜重布线结构110的第二表面110b上的细导电图案FP上。表面处理层150的形成可以类似于在图1J中描述的工艺，因此不再赘述。至此，集成基板结构20的制造基本上完成。集成基板结构20与在图1J中所示的集成基板结构10的不同处包括：集成基板结构20包括形成为导电特征220的导电接垫，并且回焊导电连接件232的柱状部分PR上的帽盖部分PC以形成连接柱状部分PR和导电特征220的焊点SJ。

图3A至图3G是根据一些实施例的集成基板结构的制造方法的剖面示意图。在图3A至图3G中所示的制造方法可以类似于在图1A至图1J与图2A至图2G中所述的制造方法，在附图中，相同或相似的符号表示相同或相似的元件，并且不再赘述。请参照图3A，可以在临时载板50的上方形成薄膜重布线结构110，且薄膜重布线结构110包括细导电图案FP和埋入细介电层FD中的细导电通孔FV。离型层51可以介于薄膜重布线结构110的第二表面110b和临时载板50之间。薄膜重布线结构110的形成可以类似于在图1A至图1B中描述的步骤，因此不再赘述。

在形成薄膜重布线结构110之后，多个导电特征320可以形成在薄膜重布线结构110的第一表面110a上。各个导电特征320可包括物理连接至薄膜重布线结构110的第一表面110a的接垫部分(pad portion)322，和设置在接垫部分322上方的凸块部分(bumpportion)324。凸块部分324的厚度324t可以大于接垫部分322的厚度322t。各个凸块部分324可以是沿着厚度方向延伸的拉长形状(elongated shape)。例如，各个凸块部分324具有多边形剖面形状(例如，八边形剖面形状)。在其他实施例中，其他剖面形状(例如，矩形、圆锥形、球形等)也是可能的。

请继续参照图3A，接垫部分322和/或凸块部分324可以是或可以包括铜、金、镍、铝、铂、锡、其组合、其合金或其他合适的导电材料。在一些实施例中，接垫部分322和凸块部分324由不同的导电材料制成，其中接垫部分322是含铜接垫，凸块部分324是含金凸块。根据一些实施例，凸块部分324可以被称为金柱形凸块(gold stud bump)。尽管可以使用其他金属层来形成接垫和凸块。在一些实施例中，在接垫部分322和凸块部分324之间的界面IF处形成介面合金共化物(intermetallic compound，IMC)。例如，如果接垫部分322以无铅焊料(lead free solder)涂覆并且凸块部分324由金制成，则介面合金共化物可以形成在它们之间。介面合金共化物可以是均匀(uniform)的，以在接垫部分322和凸块部分324之间形成稳定的接合。尽管取决于工艺配方和/或接垫/凸块的材料，介面合金共化物可能不均匀(non-uniform)或可能不存在。在其他实施例中，接垫部分322和凸块部分324的材料可以相同或相似。

仍继续照图3A，接垫部分322可以物理地连接到下面的细导电通孔FV(或在一些其他实施例中的细导电图案FP)。接垫部分22和细导电通孔FV可以在相同的镀覆(plating)步骤中形成，使得在接垫部分322和下面的细导电通孔FV之间不会形成明显的界面。可选地，在依序的步骤中分别形成细导电通孔FV(或细导电图案FP)和上覆的接垫部分322。在一些实施例中，在形成接垫部分322之后，每个凸块部分324被结合到一个接垫部分322。例如，在界面IF上执行热处理工艺(thermal treatment process)(例如退火(annealing))，以将凸块部分324接合至接垫部分322。可以采用其他合适的接合工艺(bonding process)来将凸块部分324接合至接垫部分322。

请参照图3B，提供电路基板330。例如，电路基板330和薄膜重布线结构110是分开制造的。在一些实施例中，电路基板330比薄膜重布线结构110更厚且更刚性。电路基板330可以类似于在图1D中描述的电路基板130，不同处在于：电路基板330包括在核心层CD的一侧的焊料凸块(solder bump)332，焊料凸块332连接至电路图案CP(例如导电接垫)。

请同时参照图3C与图3B，电路基板330可以设置在薄膜重布线结构110的上方，并且可以通过导电特征320和焊料凸块332电性耦接至薄膜重布线结构110。例如，在焊料凸块332上执行回焊工艺，以将电路基板330的电路图案CP接合至导电特征320的凸块部分324。在回焊和固化工艺之后，焊料凸块332可以转变成耦接至电路基板330和导电特征320的焊点SJ。各个凸块部分324可以被对应的焊点SJ部分覆盖。例如，各个凸块部分324的顶部(top)被插入到焊点SJ中。在一些实施例中，介面合金共化物可以(或可以不)形成在焊点SJ和对应的凸块部分324之间的界面处。例如，包含金的凸块部分324可以提供用于焊料凸块332附接的可润湿表面。在一些实施例中，电路基板330被安装在薄膜重布线结构110的有源区域AR内，并且冗余区域RR内的部分可以被视为薄膜重布线结构110的牺牲部分。

请参照图3D，可以在薄膜重布线结构110和电路基板330之间形成底胶层140，以覆盖导电特征320和/或焊点SJ以进行保护。底胶层140填充在薄膜重布线结构110的第一表面110a与核心层CD的底表面之间的间隙，以围绕导电特征320、焊点SJ以及接合至焊点SJ的电路图案CP。底胶层140的形成可以类似于在图1F中描述的工艺，因此不再赘述。

请参照图3E，临时载板50和离型层51可以从薄膜重布线结构110上移除，以暴露薄膜重布线结构110的第二表面110b。例如，可以露出与在第二表面110b上的细介电层FD齐平的细导电图案FP的最底层，以用于进一步的电性连接。临时载板50的剥离工艺可以类似于在图1G中描述的工艺，因此不再赘述。

请参照图3F与图3G，可以移除未被电路基板330和/或底胶层140掩盖的冗余区域RR中的薄膜重布线结构110的部分。薄膜重布线结构110的移除工艺可以类似于图1H中描述的工艺，因此不再赘述。随后，为了保护和/或焊锡性(solderability)，表面处理层150可选地形成在分布于薄膜重布线结构110的第二表面110b上的细导电图案FP上。表面处理层150的形成可以类似于在图1J中描述的工艺，因此不再赘述。至此，集成基板结构30的制造基本上完成。集成基板结构30与在图2G中所示的集成基板结构20的不同处包括：集成基板结构30的导电特征320包括接垫部分322和设置在接垫部分322上的凸块部分324，并且回焊设置在电路基板330上的焊料凸块332以形成焊点SJ，焊点SJ连接凸块部分324和电路基板330的电路图案CP。

图4A至图4F是根据一些实施例的集成基板结构的制造方法的剖面示意图。在图4A至图4F中所示的制造方法可以类似于在图1A至图1J与图2A至图2G中所述的制造方法，在附图中，相同或相似的符号表示相同或相似的元件，并且不再赘述。请参照图4A，可以形成薄膜重布线结构110在临时载板50的上方，且薄膜重布线结构110包括细导电图案FP和埋入细介电层FD中的细导电通孔FV。离型层51可以介于薄膜重布线结构110的第二表面110b和临时载板50之间。薄膜重布线结构110的形成可以类似于在图1A至图1B中描述的步骤，因此不再赘述。

在形成薄膜重布线结构110之后，多个导电特征420可以形成在薄膜重布线结构110的第一表面110a上。导电特征420可以是或可以包括物理连接至下面的细导电通孔FV(或在一些实施例中的细导电图案FP)的导电接垫(conductive pad)(或导电柱(conductive pillar))。导电特征420的材料可以是或可以包括铜、金、镍、铝、铂、锡、其组合、其合金或另种合适的导电材料。导电特征420的材料可以与细导电通孔FV的材料相同或相似。在一些实施例中，在相同的镀覆(plating)步骤中，在细导电通孔FV上形成各个导电特征420。可选地，在依序的步骤中分别形成细导电通孔FV和上覆的导电特征420。在一些实施例中，各个导电特征420的高度在大约5μm至大约100μm的范围内。尽管根据产品要求/工艺配方，其他值也是可能的。

请参照图4B，提供电路基板130，然后通过导电特征420将电路基板130耦接至薄膜重布线结构110。电路基板130可以相同于在图1D中描述的电路基板130，因此不再赘述。在一些实施例中，电路基板130设置在导电特征420上，其中在核心层CD的底侧的电路图案CP对准并物理连接导电特征420。面向薄膜重布线结构110的电路图案CP可以是或可以包括导电接垫，并且每个导电接垫对应于一个导电特征(例如导电柱或接垫)420。接着，在将电路基板130放置在导电特征420上之后，可以执行接合工艺(bonding process)以将电路基板130接合至导电特征420。在一些实施例中，在接合之前，可以清洁电路图案CP和导电特征420的接合表面，然后，在升高的温度和/或压力下，将电路图案CP和导电特征420精确地对准并接合在一起，以在电路基板130与薄膜重布线结构110之间形成个别的电和机械互连(interconnection)。例如，电路图案CP和导电特征420由铜制成，并且执行铜-铜接合。尽管电路图案CP和/或导电特征420可以包括其他导电材料，并且也可以采用直接的金属对金属接合(metal-to-metal bonding)。在一些实施例中，电路图案CP和导电特征420在低温(例如约300℃或低于300℃)下接合。可选地，电路图案CP和导电特征420可以在高温(例如大于300℃)下接合。在一些实施例中，可以在接合期间施加压力。由于电路图案CP直接接合至导电特征420，因此在它们之间不形成焊料材料。

请继续参照图4B，电路图案CP(例如导电接垫)的表面积可以大于对应的导电特征(例如导电柱或接垫)420的表面积。在将电路基板130接合至导电特征420之后，电路图案CP和对应的导电特征420的接触面积CA可以等于对应的导电特征420的接合表面积。电路图案CP(例如导电接垫)的表面区域的一部分可以被对应的导电特征420暴露。在其他实施例中，电路图案CP(例如导电接垫)的表面积基本上等于对应的导电特征(例如导电柱或接垫)420的表面积。在这种情况下，在精确接合之后，接触面积可以基本上等于电路图案CP和对应的导电特征420的表面积。可选地，电路图案CP(例如导电接垫)的表面积可以小于对应的导电特征(例如导电柱或接垫)420的表面积。在这种情况下，接触面积可以等于电路图案CP的接合表面积。

请参照图4C，可以在薄膜重布线结构110和电路基板130之间形成底胶层140，以覆盖导电特征420和电路图案CP以进行保护。例如，底胶层140填充在薄膜重布线结构110的第一表面110a与核心层CD的底表面之间的间隙，以围绕导电特征420和电路图案CP。在电路图案CP的表面积大于对应的导电特征420的表面积的一些实施例中，未被导电特征420掩盖的电路图案CP的部分可以与底胶层140物理接触。底胶层140的形成可以类似于在图1F中描述的工艺，因此不再赘述。

请参照图4D，临时载板50和离型层51可以从薄膜重布线结构110上移除，以暴露薄膜重布线结构110的第二表面110b。例如，可以露出与在第二表面110b上的细介电层FD齐平的细导电图案FP的最底层，以用于进一步的电性连接。临时载板50的剥离工艺可以类似于在图1G中描述的工艺，因此不再赘述。

请参照图4E至图4F，可以移除未被电路基板130和/或底胶层140掩盖的冗余区域RR中的薄膜重布线结构110的部分，并且因此仅保留有源区域AR中的薄膜重布线结构110的部分。薄膜重布线结构110的移除工艺可以类似于图1H中描述的工艺，因此不再赘述。随后，为了保护和/或焊锡性(solderability)，表面处理层150可选地形成在分布于薄膜重布线结构110的第二表面110b上的细导电图案FP上。表面处理层150的形成可以类似于在图1J中描述的工艺，因此不再赘述。至此，如图4F所示，集成基板结构40的制造基本上完成。集成基板结构40与在图1J中所示的集成基板结构10的不同处包括：执行直接的金属对金属接合(metal-to-metal bonding)以将电路基板130结合到导电特征420，并且集成基板结构40可以没有焊料材料。

图5是根据一些实施例包括用于测试半导体晶片的集成基板结构的测试系统的剖面示意图。在附图中，相同或相似的符号表示相同或相似的元件，并且不再赘述。请同时参照图5与图1J，测试系统(testing system)PC包括用于探测和测试半导体晶片(semiconductor wafer)W的探针卡(probe card)。例如，测试系统PC包括集成基板结构(integrated substrate structure)10以及信号源载板(signal source carrier)S，集成基板结构上安装有多个测试尖端(testing tip)TP，信号源载板S设置在集成基板结构10上并耦接至集成基板结构10。例如，集成基板结构10可以作为用于测试半导体晶片W的空间转换器(space transformer)。对于探测要被测试的半导体晶片W，集成基板结构10也可以提供高带宽(bandwidth)和低延迟(latency)方案。例如，集成基板结构10包括彼此相对的终边(terminal side)10a和探针边(probe side)10b，其中导电端子(conductive terminal)160可以分布在终边10a并电性连接至信号源载板S，并且测试尖端TP可以分布在探针边10b并且面向要测试的半导体晶片W。例如，在电性测试期间，具有细间距(fine-pitch)(和线-间隔(line-spacing))的测试尖端TP可以与半导体晶片W的测试接垫(testing pad)(未示出)直接接触。

请继续参照图5与图1J，导电端子160形成在核心层CD的顶侧(top side)的电路图案(例如，导电接垫(conductive pad))CP上，在核心层CD的顶侧的电路图案CP相对于连接至导电特征120的电路图案CP。导电端子160可以是或可以包括焊球(solder ball)、焊球阵列(ball grid array，BGA)或用于电性连接的其他合适的端子。根据一些实施例，测试尖端TP可以形成在第二表面110b处的细导电图案FP上方，或者可以直接形成在表面处理层150上。请回到图5，信号源载板S可以包括加强板(stiffener)22和由加强板22承载的测试印刷电路板(printed circuit board，PCB)24。测试印刷电路板24可以作为用于提供信号的信号源。集成基板结构10的终边10a可以面向测试印刷电路板24，且集成基板结构10的终边10a处的导电端子160可以物理地并电性连接至测试印刷电路板24。来自测试印刷电路板24的信号可以通过集成基板结构10传递至半导体晶片W。

在一些实施例中，由于集成基板结构10包括括连接至测试尖端TP的薄膜重布线结构110的细重布电路(fine redistribution circuitry)(例如，细导电图案FP和细导电通孔FV)，与连接至导电端子160的电路基板130的粗重布电路(coarse redistributioncircuitry)(例如，电路图案CP和穿孔CV)，因此设置在信号源载板S和被测试的半导体晶片W之间的集成基板结构10作为空间转换器。需要注意的是，电阻(resistance)和电容(capacitance)取决于布线的长度，较短的长度会减少电阻电容延迟(RC delay)。集成基板结构10提供了包括细重布电路和粗重布电路的互连(interconnection)，并且具有小的电阻电容延迟(RC delay)。应该注意的是，在图5中所示的测试系统PC仅出于说明目的，额外元件可以设置在测试系统PC中。还应注意的是，在测试系统PC中的集成基板结构10可以用本发明中所讨论的集成基板结构的任何变型(例如在图2G中所示的集成基板结构20、在图3G中所示的集成基板结构30，或在图4F中所示的集成基板结构40)代替。

图6A至图6I是根据一些实施例具有细电路的重布线结构的制造方法的剖面示意图。在附图中，相同或相似的符号表示相同或相似的元件，并且不再赘述。请参照图6A，在临时载板50上方形成在第一层处的导电图案(conductive pattern)M1。可选地，离型层51介于导电图案M1和临时载板50之间，以在后续的剥离工艺中(如果需要的话)增强随后形成的结构从临时载板50的可离型性。

在一些实施例中，形成导电图案M1至少包括以下步骤。在临时载板50上方可以形成种子层(seed layer)(未示出)，其中种子层可以包括铜、钛、其组合等，并且种子层可以通过沉积(deposition)、镀覆(plating)、溅射(sputtering)或其他合适的工艺所形成。接下来，在种子层上可以形成具有开口的光阻层(photoresist layer)(未示出)，然后可以在光阻层的开口中形成导电材料(例如，铜、金、镍、铝、铂、锡、其合金等)以镀覆在种子层上。随后，可以移除光阻层，并且可以移除种子层中未被导电材料覆盖的那些部分。种子层的其余部分和在种子层上形成的导电材料可以统称为导电图案M1。

请参照图6B，介电衬层(dielectric liner)61可以保形地形成在临时载板50上以覆盖导电图案M1。介电衬层61可以是或可以包括氮化硅(silicon nitride，SiN)、二氧化硅(silicon dioxide，SiO2)或类似的材料。在一些实施例中，介电衬层61通过原子层沉积(atomic layer deposition，ALD)形成。原子层沉积(ALD)可以以低热预算(low thermalbudget)执行。因为原子层沉积(ALD)可以提供给沉积材料在其上的表面良好的一致性(conformity)，介电衬层61可以是薄且均匀的。另外，由原子层沉积(ALD)形成的介电衬层61，可以在沉积材料的整个表面上实现非常高的厚度均匀性。在一些实施例中，介电衬层61的厚度在约50nm(0.05μm)至约500nm(0.5μm)的范围内。在其他实施例中，可以使用其他沉积工艺(例如化学气相沉积(chemical vapor deposition，CVD)或其他类似工艺)来形成介电衬层61。

请参照图6C，可以在临时载板50上方形成在第一层处的图案化介电层(patterneddielectric layer)D1以覆盖覆在导电图案M1上的介电衬层61。在一些实施例中，图案化介电层D1包括钝化材料(passivation material)。图案化介电层D1可以是(或可以不是)感光的(photo-sensitive)。例如，图案化介电层D1包括感光聚酰亚胺(photo-sensitivepolyimide，PSPI)或其他合适的绝缘材料。图案化介电层D1可以够厚，以在图案化介电层D1中埋入导电图案M1和介电衬层61。图案化介电层D1的厚度可以为大约1μm至大约10μm，尽管在此处较小和较大的厚度也被预期。

在一些实施例中，图案化介电层D1包括通孔开口(via opening)VO1，通孔开口VO1暴露出对应于导电图案M1的下面的介电衬层61的至少一部分。例如，通孔开口VO1通过光刻方法(lithographic method)(例如曝光和显影(exposure and development))所形成。在其他实施例中，图案化介电层D1包括非感光材料(non-photosensitive material)，可以施加光阻层(未示出)并对光阻层进行图案化，且通过蚀刻(etching)来转移在光阻层中的图案以形成通孔开口VO1，并于随后移除光阻层。可以使用其他合适的图案化或沉积工艺来形成图案化介电层D1。在形成通孔开口VO1期间，为了保护导电图案M1，不移除下面的介电衬层61。在一些实施例中，各个通孔开口VO1朝向介电衬层61渐缩。可选地，定义为通孔开口VO1的图案化介电层D1的内侧壁垂直于介电衬层61的顶表面。

请参照图6D，可以移除由图案化介电层D1的通孔开口VO1所暴露的介电衬层61的一部分，以形成具有开口(opening)DO1的图案化介电衬层(patterned dielectric liner)60，开口DO1暴露出下面的导电图案M1以用于进一步的电性连接。亦即，导电图案M1的一部分可以被图案化介电层D1的通孔开口VO1和图案化介电衬层60的对应的开口DO1所暴露。例如，开口DO1通过蚀刻或其他合适的移除工艺所形成。

请参照图6E，在图案化介电层D1的顶表面Dt上以及在通孔开口VO1和对应的开口DO1内形成在第二层处的导电图案M2。导电图案M2的形成可以类似于导电图案M1的形成，因此简化了详细描述。在一些实施例中，导电图案M2包括位于通孔开口VO1中的通孔部分(viaportion)MV，以直接接触在第一层处的导电图案M1的顶表面。通孔部分MV可以被图案化介电层D1和图案化介电衬层60侧向覆盖。导电图案M2还可包括设置在图案化介电层D1的顶表面Dt上的布线部分(wiring portion)MW。布线部分MW的一部分可以直接连接至通孔部分MV，并且可以被称为接垫部分(pad portion)。

请参照图6F，介电衬层71可以保形地形成在图案化介电层D1上，以覆盖在第二层处的导电图案M2。介电衬层71的材料和形成可以相同或相似于在图6B中描述的介电衬层61的材料和形成，因此不再赘述。在一些实施例中，在此阶段，介电衬层71覆盖图案化电介层D1的顶表面Dt和导电图案M2的布线部分MW的被暴露表面。

请参照图6G，可以在第一层处的图案化介电层D1上形成在第二层处的图案化介电层D2，以覆盖介电衬层71。图案化介电层D2包括通孔开口VO2，通孔开口VO2暴露出对应于导电图案M2的下面的介电衬层71的至少一部分。在一些实施例中，各个通孔开口VO2朝向介电衬层71渐缩。可选地，定义为通孔开口VO2的图案化介电层D2的内侧壁垂直于介电衬层71的顶表面。图案化介电层D2的材料和形成可以相同或相似于在图6C中描述的图案化介电层D1的材料和形成，因此不再赘述。

请参照图6H，可以移除由图案化介电层D2的通孔开口VO2所暴露的介电衬层71的一部分，以形成具有开口DO2的图案化介电衬层70，开口DO2暴露出下面的导电图案M2以用于进一步的电性连接。亦即，导电图案M2的一部分可以被图案化介电层D2的通孔开口VO2和图案化介电衬层70的对应的开口DO2所暴露。开口DO2的形成可以相同或相似于在图6D中描述的开口DO1的形成，因此不再赘述。如图6H所示，图案化介电衬层70的一部分介于相邻的图案化介电层(D1和D2)之间，并且图案化介电衬层70的其余部分将图案化介电层D2与导电图案M2隔离。需要注意的是，在此处所示的两层重布线结构是出于说明目的，取决于电路设计，多于两层或单层电路是可能的。例如，在图6E至图6H中描述的工艺可以重复多次以形成多层重布线结构。

请参照图6I，可以在导电图案M2上形成多个导电端子(conductive terminal)80以用于进一步的电性连接。导电端子80可以是或可以包括微凸块(micro-bump)、控制塌陷高度芯片连接(Controlled Collapse Chip Connection；C4)凸块或类似凸块。例如，各个导电端子80包括通孔部分(via portion)BV，与设置在通孔部分BV上的凸块部分(bumpportion)BP，通孔部分(via portion)BV被图案化介电层D2和图案化介电衬层70侧向覆盖。例如，在同一镀覆步骤期间形成通孔部分BV和上覆的凸块部分BP。在其他实施例中，覆盖在通孔部分BV上的凸块部分BP被视为导电接垫(conductive pad)。在一些实施例中，各个导电端子80还包括形成在凸块部分BP上方的帽盖部分(cap portion)BC。例如，帽盖部分BC由焊料材料制成并且可以通过焊接工艺(soldering process)形成。可以执行回焊工艺以重塑焊料材料为圆形。

在一些实施例中，在形成帽盖部分BC之前，可以在凸块部分BP上形成表面处理层(surface finishing layer)SF以增强焊锡性(solderability)。表面处理层SF可以是单金属层或可以是多金属层结构。表面处理层SF可以是或可以包括镍、钯、金、其组合或其他合适的导电层，并且可以通过镀覆或其他合适的沉积工艺形成。可选地，表面处理层SF能被省略。需要注意的是，临时载板50和离型层51可选地剥离以暴露导电图案M1的底侧，以用于进一步的电性连接。剥离工艺可以类似于在图1G中描述的工艺，因此不再赘述。至此，重布线结构(redistribution structure)RDL的制造基本上完成。

在一些实施例中，重布线结构RDL包括导电图案(M1和M2)，可以将其视为细电路(fine circuitries)。例如，导电图案(例如M1和/或M2)的线/间隔(line/spacing)在约0.4μm/0.4μm至约3μm/3μm的范围内，尽管在此处较小和较大的线/间隔也被预期。重布线结构RDL的制造方法可以用作在前述段落中描述的薄膜重布线结构110的形成。在一些实施例中，重布线结构RDL形成为半导体管芯(semiconductor die)的一部分，以重新路由(reroute)管芯的电信号。在一些实施例中，重布线结构RDL形成在半导体封装(semiconductor package)(未示出)中以耦接至半导体管芯和/或中介层(interposer)。例如，导电图案M1可以物理和电性连接至半导体管芯的管芯连接件(connector)或中介层的连接件以实现可靠的输入/输出互连(Input/Output interconnections，I/Ointerconnections)。

图7是根据一些实施例包括具有细电路的重布线结构的封装件的剖面示意图。请参照图7与图6I，封装件(package)P1包括耦接至重布线结构RDL的至少一个芯片(chip)(例如C1和C2)。在图7中所示的重布线结构RDL可以类似于在图6I中所示的重布线结构RDL，因此不再赘述。芯片C1和C2可以是执行相同功能的相同类型的芯片，或者可以是执行各种功能(例如，逻辑(logic)、存储器(memory)、光学(optical)、射频(radio frequency，RF)等)的不同类型的芯片。在一些实施例中，芯片C1和C2之一是处理芯片(process chip)，而芯片C1和C2中的另一个是高带宽存储模块(high bandwidth memory module)。尽管其他类型或其他数量的芯片可以被使用。芯片C1和C2可以物理和电性连接至重布线结构RDL。例如，每一个芯片C1和C2的芯片连接件(chip connector)(未个别示出)与重布线结构RDL的导电端子80接合，以在芯片和细电路之间形成导电接头(conductive joint)CJ。重布线结构RDL的细电路满足芯片C1和C2的互连要求。亦即，芯片C1和C2可以通过重布线结构RDL彼此电性耦接。

在一些实施例中，重布线结构RDL形成在核心结构(core structure)CS上。核心结构CS可以包括或可以不包括硅(silicon)。在一些实施例中，核心结构CS不含硅且包括聚合物层(polymer layers)。核心结构CS可以足够刚性以支撑其上结构。在一些实施例中，核心结构CS具有埋入在聚合物层中的布线(未示出)，用于电性耦接重布线结构RDL。核心结构CS可以具有穿孔(through via)(未示出)，以提供在核心结构CS的相对两侧之间的垂直连接。在一些实施例中，具有细电路的重布线结构RDL形成在核心结构CS的一侧，并且粗重布线结构(coarse redistribution structure)(未示出)形成在核心结构CS的相对侧以用于进一步的电性连接。例如，可以在相对于芯片C1和C2的核心结构CS上形成外部端子(externalterminal)ET(例如，焊球、焊球阵列等)。在一些实施例中，常规的中介层被重布线结构RDL代替。需要注意的是，在图7中所示的封装件的结构仅是示范性，额外的或更少的元件是可能的。

综上所述，本发明的集成基板结构包括电路基板和耦接至电路基板的薄膜重布线结构。电路基板和薄膜重布线结构可以用各种方式连接。由于集成基板结构可以满足不同类型半导体晶片的各种间距要求，集成基板结构可以作为用于对半导体晶片进行电性测试的空间转换器。薄膜重布线结构可用于连接半导体晶片上的细间距测试接垫，电路基板可用于连接信号源载板的测试印刷电路板。通过这样的配置，集成基板结构可以用于连接/测试半导体晶片，满足包括可靠性、良好的电性性能、薄度、刚度、平面性以及竞争性单价的要求。此外，具有细电路的重布线结构包括介于相邻的图案化介电层之间的图案化介电衬层，可以在工艺期间保护电路。以这种方式，提供重布线结构的可靠电路。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种集成基板结构，其特征在于，包括：

重布线膜，包括细重布电路；

电路基板，设置在所述重布线膜上方，包括核心层与粗重布电路，所述粗重布电路设置在所述核心层中与所述核心层上，其中所述电路基板比所述重布线膜更厚且更刚，所述细重布电路的布局密度比所述粗重布电路的布局密度更密集；以及

多个导电特征，介于所述电路基板和所述重布线膜之间以连接所述细重布电路与所述粗重布电路。

2.根据权利要求1所述的集成基板结构，其特征在于，每一所述多个导电特征包括导电柱，所述导电柱位于所述细重布电路上并透过焊点以电性耦接至所述粗重布电路。

3.根据权利要求1所述的集成基板结构，其特征在于，每一所述多个导电特征是导电接垫，所述导电接垫设置在所述细重布电路上并透过焊点以电性耦接至位于所述粗重布电路上的导电柱。

4.根据权利要求1所述的集成基板结构，其特征在于，每一所述多个导电特征包括：

导电接垫，设置在所述细重布电路上；以及

导电凸块，设置在所述导电接垫上并透过焊点以电性耦接至所述粗重布电路。

5.根据权利要求4所述的集成基板结构，其特征在于，所述导电接垫是含铜接垫，所述导电凸块是含金凸块。

6.根据权利要求1所述的集成基板结构，其特征在于，所述多个导电特征设置在所述细重布电路上并直接接合至所述粗重布电路，且各所述多个导电特征和所述粗重布电路的接触面积等于各所述多个导电特征的接合表面积。

7.根据权利要求1所述的集成基板结构，其特征在于，还包括：

底胶层，介于所述电路基板和所述重布线膜之间以覆盖所述多个导电特征，其中在所述重布线膜上的所述底胶层的边界与所述重布线膜的外侧壁基本上齐平。

8.根据权利要求1所述的集成基板结构，其特征在于，还包括：

表面处理层，设置在相对于所述多个导电特征的所述重布线膜的所述细重布电路上。

9.一种制造方法，包括：

形成多个导电特征在重布线膜的细重布电路上；

接合电路基板的粗重布电路至所述多个导电特征，以电性连接所述粗重布电路至所述细重布电路；以及

剪裁未被所述电路基板掩盖的所述重布线膜的冗余部分，以形成集成基板结构。

10.根据权利要求9所述的制造方法，其特征在于，形成所述多个导电特征的方法包括：

形成多个柱状部分在所述重布线膜的所述细重布电路上；以及

形成焊料材料在每一所述多个柱状部分上，以在每一所述多个柱状部分上形成帽盖部分。

11.根据权利要求10所述的制造方法，其特征在于，接合所述电路基板至所述多个导电特征的方法包括：

放置所述电路基板在所述多个导电特征上；以及

回焊所述多个导电特征的所述帽盖部分，以接合所述电路基板的所述粗重布电路至所述多个导电特征的所述多个柱状部分。

12.根据权利要求9所述的制造方法，其特征在于，还包括：

在剪裁所述重布线膜之前，形成底胶层在所述重布线膜上，以填充在所述重布线膜与所述电路基板之间并覆盖所述多个导电特征，其中当剪裁所述重布线膜时，所述重布线膜的所述冗余部分是由在所述重布线膜上的所述底胶层的边界所定义。

13.根据权利要求9所述的制造方法，其特征在于，还包括：

在剪裁所述重布线膜之后，形成表面处理层在相对于所述多个导电特征的所述重布线膜的所述细重布电路上。

14.根据权利要求9所述的制造方法，其特征在于：

形成所述多个导电特征在所述重布线膜上的方法包括形成导电接垫在所述重布线膜的所述细重布电路上；以及

接合所述电路基板至所述多个导电特征的方法包括：

将在所述电路基板的所述粗重布电路上的导电连接件的焊帽盖放置在所述导电接垫上；以及

回焊所述焊帽盖以形成将所述电路基板的所述导电连接件连接至所述导电接垫的焊点。

15.根据权利要求9所述的制造方法，其特征在于：

形成所述多个导电特征在所述重布线膜上的方法包括：

形成导电接垫在所述重布线膜的所述细重布电路上；以及

一对一地接合导电凸块至所述导电接垫；以及

接合所述电路基板至所述多个导电特征的方法包括：

将形成在所述电路基板的所述粗重布电路上的焊帽盖放置在所述导电凸块上；以及

回焊所述焊帽盖以形成将所述电路基板的所述粗重布电路连接至所述导电凸块的焊点。

16.根据权利要求9所述的制造方法，其特征在于，接合所述电路基板至所述多个导电特征的方法包括：

将所述电路基板的所述粗重布电路的导电接垫直接放置在所述多个导电特征上；以及

将能量施加到所述粗重布电路的所述导电接垫与所述多个导电特征的界面，以接合所述粗重布电路的所述导电接垫至所述多个导电特征。

17.根据权利要求9所述的制造方法，其特征在于，还包括：

使用所述集成基板结构在半导体晶片上执行电性测试，其中在所述重布线膜的所述细重布电路上形成用于接触所述半导体晶片的测试尖端，且所述电路基板通过形成在所述粗重布电路上的导电端子耦接至信号源载板。

18.一种重布线结构，其特征在于，包括：

第一导电图案；

第一图案化介电层，覆盖所述第一导电图案；

第一介电衬层，介于所述第一导电图案和所述第一图案化介电层之间，并保形地覆盖所述第一导电图案；

第二导电图案，设置在所述第一图案化介电层上，所述第二导电图案穿透所述第一图案化介电层和所述第一介电衬层以落在所述第一导电图案上；

第二图案化介电层，设置在所述第一图案化介电层上方；以及

第二介电衬层，介于所述第二导电图案和所述第二图案化介电层之间，以将所述第二导电图案与所述第二图案化介电层物理隔离。

19.根据权利要求18所述的重布线结构，其特征在于，所述第二介电衬层保形地覆盖所述第二导电图案并介于所述第一图案化介电层和所述第二图案化介电层之间，且所述第一介电衬层和所述第二介电衬层的材料不同于所述第一图案化介电层和所述第二图案化介电层的材料。

20.根据权利要求18所述的重布线结构，其特征在于，还包括：

导电端子，包括凸块部分和设置在所述凸块部分上的帽盖部分，所述凸块部分设置在所述第二图案化介电层上，所述凸块部分穿透所述第二图案化介电层和所述第二介电衬层以落在所述第二导电图案上。

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