KR19990059099A - 반도체 소자의 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택 형성시 반도체 기판과 접촉하는 부분의 면적을 증가시켜 콘택 저항을 낮출 수 있는 방법에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

반도체 소자가 고집적화 되어감에 따라 상호 연결을 위한 콘택 형성시 콘택 형성을 위한 유효 공간이 줄어들게 되고, 따라서 반도체 기판과 접촉하는 면적이 줄어들어 콘택 저항이 증가되는 문제점이 발생함.

3. 발명의 해결 방법의 요지

반도체 기판의 콘택이 형성될 부분에 미리 원하는 콘택 접촉 면적 만큼의 질화막 패턴을 형성한 후, 콘택 홀을 형성하고 질화막을 제거하면 반도체 기판과 접촉하는 면적이 증가됨.

4. 발명의 중요한 용도

반도체 소자의 콘택 형성 공정.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택(contact) 형성시 반도체 기판과 접촉하는 부분의 면적을 증가시켜 콘택 저항을 낮출 수 있는 방법에 관한 것이다.

반도체 소자가 고집적화 되어감에 따라 상호 연결(interconnection)을 위한 콘택 형성시, 라인(line) 간 유효 공간의 부족으로 콘택 형성 공간이 점차 줄어들게 되고, 이에 따라 콘택과 반도체 기판이 접촉하는 면적이 줄어들어 콘택 저항이 증가되는 문제점이 발생한다.

도면을 통하여 설명하고자 한다. 도 1은 종래의 기술에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도로써, 반도체 소자를 구성하기 위한 여러 요소가 형성된 기판(11)에 접합부(12)를 형성한 후, 층간 절연막(13)을 형성하고 선택된 영역을 식각하여 콘택 홀을 형성하였다. 콘택 홀 내부에 노출된 층간 절연막(13)의 측벽에 스페이서 절연막(14)을 형성하고 도전층(15)을 증착하여 콘택을 완성한다. 그러나 반도체 소자가 고집적화 되어감에 따라 반도체 기판(11)과 접촉하는 콘택의 면(16)이 작아져 콘택 저항이 증가하게 된다.

위와 같은 문제점을 해결하기 위하여 콘택의 크기를 증가시키는 것이 바람직 하나, 콘택이 형성될 수 있는 유효 공간에 한계가 있을 뿐만 아니라, 콘택 마스크 작업시 마스크 오정렬이 발생할 경우 다른 구성 요소를 파괴할 가능성이 있다. 따라서 좁은 영역에 콘택을 형성하면서도, 반도체 기판(11)과 콘택 접촉 면(16)을 증가시킬 수 있는 새로운 공정이 요구되고 있다.

본 발명은 위와 같은 문제점을 해결하여 콘택 저항을 줄이는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판의 선택된 영역에 접합부를 형성하고, 접합부 상부에 감광막 마스크를 이용하여 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 포함하는 전체 구조 상부에 층간 절연막을 증착한 후, 상기 질화막 패턴이 노출되도록 콘택 홀을 형성하고 스페이서 절연막을 형성하는 단계와, 인산을 이용하여 콘택 홀 바닥면의 상기 질화막 패턴이 제거되도록 하는 단계와, 상기 콘택 홀을 포함하는 전체 구조 상부에 전도층을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

도 1은 종래의 기술에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도.

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11 및 21 : 반도체 기판 12 및 22 : 접합부

13 및 25 : 층간 절연막 14 및 26 : 스페이서 절연막

15 및 27 : 전도층 16 및 28 : 콘택 접촉 면

23 : 질화막 24 : 감광막

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.

도 2(a)에 도시된 것과 같이, 반도체 소자를 구성하기 위한 여러 요소가 형성된 기판(21)의 선택된 영역에 접합부(22)를 형성하고, 기판(21) 상부에 질화막을 증착한다. 이 때 질화막의 두께는 1000 Å ∼ 3000 Å으로 제어하여 증착한다. 감광막(24) 마스크를 이용한 질화막의 식각 공정을 실시하여 접합부(22) 상부에 질화막(23) 패턴을 형성하되, 종래의 기술로 제조되는 콘택의 크기 보다 큰 크기로 형성하고, 감광막(24) 마스크를 제거한다.

도 2(b)는 질화막(23) 패턴을 포함하는 전체 구조 상부에 층간 절연막(25)을 형성한 후, 질화막(23)이 노출되도록 식각하여 콘택 홀을 형성하고 콘택 홀 내부에 노출된 층간 절연막(25) 측벽에 스페이서 절연막(26)을 형성한 단면도이다.

도 2(c)에 도시된 것과 같이, 콘택 홀에 노출된 질화막(23)을 인산 용액을 이용하여 제거한다. 이 과정에서 층간 절연막(25) 및 스페이서 절연막(26)은 인산에 의해 전혀 손상되지 않으므로 질화막(23)만을 완전히 제거할 수 있다.

따라서, 도 2(d)와 같이, 콘택 홀을 포함하는 전체 구조 상부에 도전층(27)을 증착하여 콘택을 완성하게 되면, 종래의 기술에 의해 제조된 콘택 보다, 기판(21)과 접촉하는 면(28)이 넓어져 콘택 저항을 줄일 수 있다. 즉, 종래의 콘택 크기 보다 큰 질화막(23)을 통하여 공정 유효 공간과 관계 없이 콘택 하부의 기판(21)과 접촉하는 면(28)의 면적을 증가 시킬 수 있다.

상술한 바와 같이 본 발명에 의하면, 콘택 하부의 반도체 기판과 접촉하는 부분에 미리 질화막을 형성해 둠으로써, 종래의 기술로 제조된 콘택과 크기는 똑같으나, 공정 유효 공간과 관계 없이 반도체 기판과 접촉하는 면은 넓어진 콘택을 형성할 수 있다. 따라서, 현재의 공정으로 콘택 저항을 줄일 수 있는 탁월한 효과가 있다.

Claims (3)

1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판의 선택된 영역에 접합부를 형성하고, 접합부 상부에 감광막 마스크를 이용하여 질화막 패턴을 형성하는 단계와,

   상기 질화막 패턴을 포함하는 전체 구조 상부에 층간 절연막을 증착한 후, 상기 질화막 패턴이 노출되도록 콘택 홀을 형성하고 스페이서 절연막을 형성하는 단계와,

   인산을 이용하여 콘택 홀 바닥면의 상기 질화막 패턴이 제거되도록 하는 단계와,

   상기 콘택 홀을 포함하는 전체 구조 상부에 전도층을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 질화막 패턴은 1000 Å 내지 3000 Å의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 질화막 패턴의 크기는 콘택 홀 크기 보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.