KR100510738B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 스토리지 노드 콘택용 플러그의 접촉 면적을 증가시키어 콘택 저항을 줄임으로서 소자의 수율을 향상하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판의 전면에 제 1 ILD막 및 제 1 HLD막을 차례로 형성하는 단계와, 상기 제 1 ILD막 및 제 1 HLD막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀의 내부에 제 1 폴리 실리콘 플러그를 형성하는 단계와, 상기 제 1 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 제 2 HLD막, 제 1 질화막, 제 2 ILD막, 제 3 HLD막, 마스크층을 차례로 형성하는 단계와, 상기 마스크층을 선택적으로 제거하여 스토리지 노드 콘택 영역을 정의하는 단계와, 상기 폴리 실리콘막을 마스크로 이용하여 제 3 HLD막, 제 2 ILD막, 제 1 질화막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀의 양측면에 제 2 질화막 측벽을 형성하는 단계와, 상기 제 2 질화막 측벽 및 마스크층을 마스크로 이용하여 상기 제 2 콘택홀 하부에 노출된 제 2 HLD막을 등방성 식각으로 제거하여 제 1 폴리 실리콘 플러그의 표면을 노출시키는 단계와, 상기 제 2 콘택홀의 내부에 제 2 폴리 실리콘 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스토리지 노드(storage node) 콘택 저항을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성하고, 상기 반도체 기판(11)상에 일정한 간격을 갖는 복수개의 트랜지스터(13)를 형성한다.
이어, 상기 트랜지스터(13)를 포함한 반도체 기판(11)의 전면에 BPSG(Boron Phosphorus Silicate Glass)막과 같은 제 1 ILD(Inter Layer Dielectric)막(14)을 형성한 후, CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화하고, 상기 제 1 ILDG막(14)상에 제 1 HLD(High temperature Low pressure Deposition)막(15)을 형성한다.
그리고 포토 및 식각공정을 통해 상기 트랜지스터(13) 사이의 반도체 기판(11)의 표면이 노출되도록 상기 제 1 HLD막(15) 및 제 1 ILD막(14)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘막을 증착한 후, 전면에 CMP 공정을 통해 제 1 폴리 실리콘막을 폴리싱하여 상기 제 1 콘택홀의 내부에 제 1 폴리 실리콘 플러그(16)를 형성한다.
이어, 상기 제 1 폴리 실리콘 플러그(16)를 포함한 반도체 기판(11)의 전면에 제 2 HLD막(17)을 형성하고, 포토 및 식각공정을 이후 비트 라인이 연결된 상기 제 1 폴리 실리콘 플러그(16)의 표면이 노출되도록 상기 제 2 HLD막(17)을 선택적으로 제거하여 제 2 콘택홀을 형성한다.
그리고 상기 제 2 콘택홀을 포함한 반도체 기판(11)의 전면에 텅스텐(W)막을 증착한 후, 전면에 CMP 공정을 실시하여 상기 텅스텐막을 폴리싱하여 상기 제 2 콘택홀의 내부에 텅스텐 플러그(18)를 형성한다.
이어, 상기 텅스텐 플러그(18)를 포함한 반도체 기판(11)의 전면에 비트 라인용 텅스텐막을 증착하고, 포토 및 식각 공정을 통해 상기 텅스텐막을 선택적으로 제거하여 상기 텅스텐 플러그(18) 및 그에 인접한 제 2 HLD막(17)상에 비트 라인(19)을 형성한다.
여기서 상기 비트 라인(19)상에 비트 라인 캡 절연막(도시되지 않음)이 형성되어 있다.
그리고 상기 비트 라인(19)을 포함한 반도체 기판(11)의 전면에 제 1 질화막(20) 및 TEOS(Tetra Ethyl Ortho Silicate)막(21)을 차례로 형성한다.
이어, 상기 TEOS막(21)상에 USG막과 같은 제 2 ILD막(22)을 형성하고, 상기 제 2 ILD막(22)상에 제 2 질화막(23) 및 제 3 HLD막(24)을 차례로 형성한다.
도 1b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 제 1 폴리 실리콘 플러그(16)의 표면이 소정부분 노출되도록 상기 제 3 HLD막(24), 제 2 질화막(23), 제 2 ILD막(22), TEOS막(21), 제 1 질화막(20), 제 2 HLD막(17)을 선택적으로 제거하여 제 3 콘택홀(25)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 3 콘택홀(25)을 포함한 반도체 기판(11)의 전면에 제 3 질화막을 형성한 후, 에치백 공정을 실시하여 상기 제 3 콘택홀(25)의 양측면에 제 3 질화막 측벽(26)을 형성한다.
여기서 상기 제 3 질화막 측벽(26)은 비트 라인(19)과의 숏트(short) 방지를 위해 형성된다.
도 1d에 도시한 바와 같이, 상기 제 3 콘택홀(25)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘막을 증착하고, 상기 제 1 폴리 실리콘막의 전면에 에치백 공정을 실시하여 상기 제 3 콘택홀(25)의 내부에 제 2 폴리 실리콘 플러그(27)를 형성한다.
여기서 상기 제 2 폴리 실리콘 플러그(27)는 이후 공정에서 캐패시터의 스토리지 노드가 콘택되는 영역이다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 디자인 룰(design rule)감소로 인하여 스토리지 노드 콘택용 플러그의 사이즈가 감소하여 스토리지 노드 콘택용 플러그와 콘택되는 폴리 실리콘 플러그 사이의 접촉 면적이 작아 지고, 비트 라인과의 숏트를 방지하기 위해 형성하는 질화막 측벽으로 인하여 그 접촉 면적이 더 작아진다.
이로 인하여 스토리지 노드 콘택 저항이 증가하여 소자의 수율이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 스토리지 노드 콘택용 플러그와 그 하부 플러그간에 접촉 면적을 증가시키어 콘택 저항을 줄임으로서 소자의 수율을 향상하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판의 전면에 제 1 ILD막 및 제 1 HLD막을 차례로 형성하는 단계와, 상기 제 1 ILD막 및 제 1 HLD막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀의 내부에 제 1 폴리 실리콘 플러그를 형성하는 단계와, 상기 제 1 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 제 2 HLD막, 제 1 질화막, 제 2 ILD막, 제 3 HLD막, 마스크층을 차례로 형성하는 단계와, 상기 마스크층을 선택적으로 제거하여 스토리지 노드 콘택 영역을 정의하는 단계와, 상기 폴리 실리콘막을 마스크로 이용하여 제 3 HLD막, 제 2 ILD막, 제 1 질화막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀의 양측면에 제 2 질화막 측벽을 형성하는 단계와, 상기 제 2 질화막 측벽 및 폴리 실리콘막을 마스크로 이용하여 상기 제 2 콘택홀 하부에 노출된 제 2 HLD막을 등방성 식각으로 제거하여 제 1 폴리 실리콘 플러그의 표면을 노출시키는 단계와, 상기 제 2 콘택홀의 내부에 제 2 폴리 실리콘 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(31)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(32)을 형성하고, 상기 반도체 기판(31)상에 일정한 간격을 갖는 복수개의 트랜지스터(33)를 형성한다.
이어, 상기 트랜지스터(33)를 포함한 반도체 기판(31)의 전면에 BPSG(Boron Phosphorus Silicate Glass)막과 같은 제 1 ILD(Inter Layer Dielectric)막(34)을 형성한 후, CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화하고, 상기 제 1 ILDG막(34)상에 제 1 HLD(High temperature Low pressure Deposition)막(35)을 형성한다.
그리고 포토 및 식각공정을 통해 상기 트랜지스터(33) 사이의 반도체 기판(31)의 표면이 노출되도록 상기 제 1 HLD막(35) 및 제 1 ILD막(34)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 반도체 기판(31)의 전면에 제 1 폴리 실리콘막을 증착한 후, 전면에 CMP 공정을 통해 제 1 폴리 실리콘막을 폴리싱하여 상기 제 1 콘택홀의 내부에 제 1 폴리 실리콘 플러그(36)를 형성한다.
이어, 상기 제 1 폴리 실리콘 플러그(36)를 포함한 반도체 기판(31)의 전면에 제 2 HLD막(37)을 형성하고, 포토 및 식각공정을 이후 비트 라인이 연결된 상기 제 1 폴리 실리콘 플러그(36)의 표면이 노출되도록 상기 제 2 HLD막(37)을 선택적으로 제거하여 제 2 콘택홀을 형성한다.
그리고 상기 제 2 콘택홀을 포함한 반도체 기판(31)의 전면에 텅스텐(W)막을 증착한 후, 전면에 CMP 공정을 실시하여 상기 텅스텐막을 폴리싱하여 상기 제 2 콘택홀의 내부에 텅스텐 플러그(38)를 형성한다.
이어, 상기 텅스텐 플러그(38)를 포함한 반도체 기판(31)의 전면에 비트 라인용 텅스텐막을 증착하고, 포토 및 식각 공정을 통해 상기 텅스텐막을 선택적으로 제거하여 상기 텅스텐 플러그(38) 및 그에 인접한 제 2 HLD막(37)상에 비트 라인(39)을 형성한다.
여기서 상기 비트 라인(39)상에 비트 라인 캡 절연막(도시되지 않음)이 형성되어 있다.
그리고 상기 비트 라인(39)을 포함한 반도체 기판(31)의 전면에 제 1 질화막(40) 및 TEOS막(41)을 차례로 형성한다.
이어, 상기 TEOS막(41)상에 USG막과 같은 제 2 ILD막(42)을 형성하고, 상기 제 2 ILD막(42)상에 제 2 질화막(43) 및 제 3 HLD막(44)을 차례로 형성한다.
그리고 상기 제 3 HLD막(44)상에 마스크용 폴리 실리콘막(45)을 증착한다.
도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 폴리 실리콘막(45)을 선택적으로 제거하여 스토리지 노드 콘택 영역을 정의한다.
도 2c에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 제 2 HLD막(37)의 표면이 노출되도록 상기 제 3 HLD막(44), 제 2 질화막(43), 제 2 ILD막(42), TEOS막(41), 제 1 질화막(40)을 선택적으로 제거하여 제 3 콘택홀(46)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 3 콘택홀(46)을 포함한 반도체 기판(31)의 전면에 제 3 질화막을 형성한 후, 에치백 공정을 실시하여 상기 제 3 콘택홀(46)의 양측면에 제 3 질화막 측벽(47)을 형성한다.
여기서 상기 제 3 질화막 측벽(47)은 비트 라인(39)과의 숏트(short) 방지를 위해 형성된다.
도 2e에 도시한 바와 같이, 상기 폴리 실리콘막(45) 및 제 3 질화막 측벽(47)을 마스크로 이용하여 상기 제 3 콘택홀(46)의 하부에 노출된 제 2 HLD막(37)을 습식식각으로 제거하여 제 1 폴리 실리콘 플러그(36)의 표면을 소정부분 노출시킨다.
여기서 상기 제 2 HLD막(37)의 습식 식각에 의해 제 3 콘택홀(46)의 하부 면적은 넓어진다.
도 2f에 도시한 바와 같이, 상기 제 3 콘택홀(46)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘막을 증착하고, 상기 제 2 폴리 실리콘막의 전면에 에치백 공정을 실시하여 상기 제 3 콘택홀(46)의 내부에 제 2 폴리 실리콘 플러그(48)를 형성한다.
여기서 상기 제 2 폴리 실리콘 플러그(48)는 이후 공정에서 캐패시터의 스토리지 노드가 콘택되는 영역이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 스토리지 노드 콘택용 플러그와 그 하부의 플러그간에 접촉면적을 넓혀 접촉부의 저항을 줄임으로서 소자의 수율을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : 트랜지스터 36 : 제 1 폴리 실리콘 플러그
45 : 폴리 실리콘막 46 : 제 3 콘택홀
47 : 제 3 질화막 측벽 48 : 제 2 폴리 실리콘 플러그
Claims (2)
- 반도체 기판의 전면에 제 1 ILD막 및 제 1 HLD막을 차례로 형성하는 단계;상기 제 1 ILD막 및 제 1 HLD막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀의 내부에 제 1 폴리 실리콘 플러그를 형성하는 단계;상기 제 1 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 제 2 HLD막, 제 1 질화막, 제 2 ILD막, 제 3 HLD막, 마스크층을 차례로 형성하는 단계;상기 마스크층을 선택적으로 제거하여 스토리지 노드 콘택 영역을 정의하는 단계;상기 폴리 실리콘막을 마스크로 이용하여 제 3 HLD막, 제 2 ILD막, 제 1 질화막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계;상기 제 2 콘택홀의 양측면에 제 2 질화막 측벽을 형성하는 단계;상기 제 2 질화막 측벽 및 폴리 실리콘막을 마스크로 이용하여 상기 제 2 콘택홀 하부에 노출된 제 2 HLD막을 습식식각으로 제거하여 제 1 폴리 실리콘 플러그의 표면을 노출시키는 단계;상기 제 2 콘택홀의 내부에 제 2 폴리 실리콘 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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